华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
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arXiv 原始研究精选报道
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Sigasi 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.5 向 VS Code 中的 AI 智能体开放 MCP 服务器
Sigasi Visual HDL 2026.5 将 Sigasi MCP 服务器开放给在 VS Code 和 Cursor 中运行的 AI 智能体，包括 Claude Code、OpenAI Codex 和 Mistral Vibe。
推荐理由：原文说明 MCP 服务器内置于各版本并列出可接入的智能体与项目级依赖路径改动，可用于比较 HDL 编辑器与 AI 智能体的接入方式。
Verilator／Veripool精选AI 评分6262 Verilator 5.052 发布，支持 UVM 2020-3.2
Verilator 5.052 于 2026-09-05 发布，宣布支持 UVM 2020-3.2，限制见 issue #1538。
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ChipNexus 官方动态精选AI 评分6767 Primis AI 更名 ChipNexus 并推出智能体芯片设计平台 NEX
Primis AI 宣布更名为 ChipNexus，并推出面向半导体与硬件设计的智能体 AI 平台 NEX。NEX 可生成与重构 RTL、分析原理图、配置并运行数字与模拟仿真、排查验证失败，以及编排综合与物理设计工具，并接入现有 EDA 环境、代码仓库、自动化脚本与 CI/CD。
推荐理由：官方公告列出 NEX 可编排的 RTL、仿真、验证与综合环节，并给出独立评测中双核处理器的实现与验证案例。
Siemens Digital Design Creation Platform 官方博客精选AI 评分6262 
西门子宣布收购 Defacto Technologies，将 SoC Compiler 纳入 EDA 产品组合
西门子宣布已签署收购 Defacto Technologies 的协议，将其 SoC 集成自动化软件纳入 IC 设计 EDA 产品组合。
推荐理由：西门子宣布收购 Defacto Technologies，其 SoC Compiler 的 IP 集成与复用能力可补入现有数字设计流程。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 CVDP 1.1.0 基准，新增面向 AI 智能体的评测改进
Si2 发布开源基准 CVDP 1.1.0，针对 AI 智能体改进评测框架。该版本采用 cocotb、Yosys、IVerilog 的稳定版本，cocotb 2.x 有望支持更多开源与商业仿真器，框架内新增使用 Claude Code 运行评测的初始设置，并增加来自 40 多个开源仓库的 100 个数据点，含人工植入缺陷和更大规模问题。
推荐理由：CVDP 1.1.0 的更新清单可用于比较面向 AI 智能体的 RTL 基准在工具版本与数据规模上的变化。
ChipAgents 官方技术博客精选AI 评分6060 
ChipAgents 发布首个芯片设计智能体模型 Renoir
ChipAgents 发布首个面向芯片设计的智能体大模型 Renoir，基于开源权重 MoE 大模型微调，可在气隙本地环境部署。官方称在覆盖 RTL 生成、缺陷定位与规格到代码实现的内部芯片设计基准上，Renoir 超过其基座模型、接近 Claude Opus 4.6，成本降低一半以上。团队表示该模型在数据、时间和算力受限预算下训练，属于一次试水，后续将扩大数据集和训练规模。
推荐理由：ChipAgents 公布 Renoir 的微调来源、内部基准覆盖任务与成本对比，可了解其自评口径与本地部署条件。
IEEE TCAD精选AI 评分7171 ChiGen：面向 EDA 工具测试的自底向上 Verilog 设计生成方法
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
CHIPS Alliance精选AI 评分6262 
用 Topwrap 与 Guineveer 设计模块化可复用 RISC-V SoC
CHIPS Alliance 介绍如何用数字设计聚合框架 Topwrap 搭配 RISC-V 参考 SoC Guineveer，组装、扩展并测试自定义 SoC。
推荐理由：原文以 Guineveer 参考 SoC 为例，展示用 Topwrap 的 YAML 描述增删 IP 并接入 Renode、Verilator 与 FPGA 测试的流程。
Real Intent 官方动态精选AI 评分6060 
Real Intent 发布 Conquest MAI 微架构完整性签核工具
Real Intent 宣布推出 Conquest MAI，称其为业界首款微架构完整性签核工具，可在 RTL 设计过程中跨层级自动识别 FSM、FIFO、计数器、移位器和存储器等标准功能组件（SFC）并做局部完整性检查。
推荐理由：厂商自述的微架构完整性签核工具，用抽象检查替代布尔求解，可对照其速度与覆盖范围说法。
已经到底了