华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权,交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权,转让对价21,883.42万元,分期支付,股权转让协议截至公告日尚未签署。
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华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权,交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权,转让对价21,883.42万元,分期支付,股权转让协议截至公告日尚未签署。
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Yosys 0.62 发布,新增实验性 opt_balance_tree 命令,可将级联单元转换为树状结构以改善时序。verific 增加 -sv2017 标志支持 SystemVerilog 2017,并支持从文件列表读取 VHDL。
NVC VHDL 编译器发布 1.19.0 版本,新增 PSL `next_e`、`next_e!` 运算符与 `nondet` 内置函数支持,并加入 `-Werror` 分析选项将警告升级为错误。
Edalize 0.6.4 新增 apicula、trellis 两个流程,以及 gowinpack、openfpgaloader、ecppack、xcelium 四个工具支持。
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用,同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps,并支持绝对路径 source locators;CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
Yosys 发布 0.60 版本,新增用于读取 SDC 文件的 sdc 命令,并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令,read_verilog 支持无尺寸参数,并增加静态库编译选项。
Chisel v7.4.0 发布,将 ClassType 中的 object Type 改为 public,并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件,CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0,同时升级至 Scala 2.13.18。
CHIPS Alliance 宣布开源 RTL 仿真器 Verilator 现在可以展开上游 UVM 2017-1.0,无需任何补丁或变通方案。这一进展由 Antmicro 在 CHIPS Alliance 内主导,Verilator 维护者 Wilson Snyder 及开源社区参与补充。
推荐理由:开源仿真器 Verilator 无需补丁即可展开上游 UVM 2017-1.0,文中给出复现步骤与后续路线。
基于 Python 的芯片验证框架 cocotb 发布 2.0,2.0.0 于 9 月在 ORConf 现场发布,本周推出 2.0.1。官方称该版本聚焦开发者体验,部分行为调整涉及编程接口,部分测试平台需按迁移指南从 1.x 升级,许多测试平台可不经修改直接运行。
推荐理由:官方说明 cocotb 2.0 聚焦开发者体验并调整编程接口,部分测试平台需按迁移指南更新。

Ainekko 宣布推出 AI Foundry,基于 Esperanto Technologies 的 RISC-V Minion 核心构建面向社区的开源 AI 硬件与软件平台,相关项目以 Apache 2.0 许可发布。