思尔芯发布 RCF RTL 自动分割工具，面向大规模 AI/HPC 芯片原型验证
思尔芯推出自研综合器与 RCF（RTL Compile Flow）工具，直接在 RTL 代码层面做全局时序驱动的自动分割，并让综合与布局布线并行处理，以缩短编译周期、保持设计结构和信号名称一致。
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面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
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思尔芯推出DFI适配内存模型方案，支持DDR5/LPDDR5原型验证
思尔芯推出DFI适配验证解决方案，其Memory Model IP利用FPGA已有DDR4物理接口模拟DDR5、LPDDR5及HBM2E/3行为，并增加可观测可控制的后门接口。
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新左移：以FPGA原型验证为“决策透镜”，加速RISC-V IP精准选型
思尔芯提出“新左移”理念，将FPGA原型验证前移至RISC-V IP选型与架构探索阶段，用MHz级真实运行数据替代仅靠数据手册和基准分数的评估。其芯神瞳S8-100搭载AMD Versal VP1902自适应SoC，单核等效逻辑门约1亿门。思尔芯已与开芯院、玄铁、Andes等20余家伙伴合作，玄铁C925在S8-100上完成首次公开展示，香山昆明湖验证扩展至16核。
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思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。