YosysHQ 发布 Tabby CAD Suite 20251203 版本
YosysHQ 发布 Tabby CAD Suite 20251203 版本，本次更新继续聚焦底层执行时间与可维护性改进，没有大的用户可见变化。同期 Matt 为 DVWorld 做了题为“Formal Verification Adoption Made Easy”的演讲。
NEWS / 动态
#产品更新
按时间浏览，使用右上角筛选切换领域。
YosysHQ 官方动态AI 评分2020
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 验证框架网络研讨会点播上线
Sigasi 上线其 2026 年首场网络研讨会点播，演示如何用 Sigasi Visual HDL 的 shift-left 方法在验证阶段节省时间与成本，面向 SystemVerilog 与 VHDL 的设计和验证工程师。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
CHIPS Alliance精选AI 评分7878 Verilator 无需补丁即可展开上游 UVM 2017-1.0
CHIPS Alliance 宣布开源 RTL 仿真器 Verilator 现在可以展开上游 UVM 2017-1.0，无需任何补丁或变通方案。这一进展由 Antmicro 在 CHIPS Alliance 内主导，Verilator 维护者 Wilson Snyder 及开源社区参与补充。
推荐理由：开源仿真器 Verilator 无需补丁即可展开上游 UVM 2017-1.0，文中给出复现步骤与后续路线。
培风图南AI 评分5858 培风图南发布 TCAD 套件 Mozz 2025.10 版本
苏州培风图南半导体发布工艺与器件仿真套件 Mozz 2025.10 版本，新增三维工艺形貌仿真工具 Mozz ProcEmu、Mozz ProcFlow、Mozz Analytics 和基于有限差分法的三维 RC 参数提取工具 Mozz RCExFD。
NVC VHDL编译器发行AI 评分1010 NVC VHDL 编译器 1.18.2 发布
NVC VHDL 编译器发布 1.18.2 小版本错误修复更新，修复了一处会导致 `x * x` 结果为零的误优化（#1338，来自 @Blebowski），并解决了 #1239、#1332、#1334、#1335、#1347、#1348 等若干其他小问题。
FOSSi cocotb芯片验证官方技术博客精选AI 评分6262 cocotb 2.0 发布，聚焦开发者体验并调整编程接口
基于 Python 的芯片验证框架 cocotb 发布 2.0，2.0.0 于 9 月在 ORConf 现场发布，本周推出 2.0.1。官方称该版本聚焦开发者体验，部分行为调整涉及编程接口，部分测试平台需按迁移指南从 1.x 升级，许多测试平台可不经修改直接运行。
推荐理由：官方说明 cocotb 2.0 聚焦开发者体验并调整编程接口，部分测试平台需按迁移指南更新。
FOSSi FuseSoC构建管理发行AI 评分2222 FuseSoC 2.4.5 发布
FuseSoC 2.4.5 发布，新增基于 URL 的库同步支持，并加入 SPDX 生成过滤器。该版本还修正了 copyto 到目录时的 EDAM 文件名，并在过滤器出错时输出堆栈跟踪。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.59.1 发布：修复 pyosys 构建与 libparse 解析问题
Yosys 发布 0.59.1 缺陷修复版本，修复了 pyosys 构建问题，并解决 libparse 对带引号值的解析与内存安全问题。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.59 发布
Yosys 0.59 发布，Pyosys 改用 pybind11 重写，RTLIL 解析器为提升效率重写，Liberty 文件读取支持通配符。新增 sort 排序 pass，synth_ecp5 与 synth_nexus 合并为 synth_lattice，并为 synth_gowin 增加 -strict-gw5a-dffs 和 -setundef 选项。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20251111 版本
YosysHQ 发布 Tabby CAD Suite 十一月版本，SBY 新增 cycle_width N 选项，用于设置 VCD 波形中全局时钟周期的时间步数，仅在启用 vcd_sim 时生效。Yosys 的 RTLIL 解析器和 pyosys 绑定已重写，官方称不引入功能变化，但可提升执行时间与可维护性。