Yosys 0.70 发布
Yosys 0.70 发布，新增 optbarriers 实验性优化屏障插入流程，并为 flatten 和 prep 增加 -barriers 选项。新增 mcm 流程用共享加法器图替换常数乘法器，alumacc 增加 -macc-only，rmports 增加 -purge，ltp 增加 -select，同时移除 read_xaiger2 流程。终端模式新增彩色日志输出。
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YosysHQ Yosys 综合发行AI 评分2727
YosysHQ 官方动态AI 评分5252 
YosysHQ 博客介绍 EDAcation：把 FPGA 硬件综合过程可视化
YosysHQ 博客刊出 Hendrik Folmer 的客座文章，介绍 EDAcation 这一 Visual Studio Code 扩展，它把开源 FPGA 工具链整合进单一环境，将综合、布局布线与可视化放在同一工作流中。
ChipNexus 官方动态AI 评分5858 ChipNexus 发布 NEX v5.74，强化 FPGA 分阶段委派与构建结果核查
ChipNexus 发布 NEX v5.74，将 FPGA 流程拆分为工程建立、综合、实现、比特流导出等阶段分别委派，并为 Lattice Radiant 增加映射阶段。
YosysHQ Yosys 综合发行AI 评分3737 Yosys 0.69 发布
Yosys 0.69 发布，移除了 abc pass 中与 sum of products 相关的参数，并删除 coolrunner2、greenpak4 综合及相关 pass 和 nlutmap pass。
YosysHQ Yosys 综合发行AI 评分3030 Yosys 0.68 发布
Yosys 0.68 发布，新增 symfpu 与 symfpu_convert 两个 pass。该版本移除了 abc pass 的 -fast 选项、flowmap pass 及 synth 和 synth_ice40 中的 -flowmap，并移除 read_aiger 的 -wideports 选项；同时修复 nexus 的 Radiant 网表兼容性。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
Silimate 官方动态AI 评分4040 Silimate CTO 访谈：芯片设计 copilot 与 Preqorsor 的 PPA 早期预估
Silimate CTO Akash 在访谈中介绍公司面向芯片设计者的 copilot，聚焦在综合前发现并修复功能与 PPA 问题。其 PPA 工具 Preqorsor 提供功耗、性能、面积的早期估算并标出瓶颈，目标不是替代综合报告，而是更快反馈，尤其针对较小 RTL 块。公司已有 10+ 客户，包括 Tenstorrent；PPA 预测更多依赖传统机器学习，LLM 则用于优化与功能正确性。
YosysHQ Yosys 综合发行AI 评分3232 Yosys 0.66 发布
Yosys 0.66 发布，要求使用支持 C++20 的 C++ 编译器，并预告下一版本将迁移至 CMake 构建系统。新增 lattice_dsp_nexus pass 用于 Lattice Nexus DSP 推断，synth_gatemate pass 新增 -scopename 选项并传递至 flatten。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.65 发布
Yosys 0.65 发布，新增 arith_tree pass，可将加/减/macc 链转换为进位保存加法器树。该版本移除了 share pass 的 -force 选项，read_verilog 现支持非打包数组的位置赋值模式。
Sigasi RTL技术文章 官方动态AI 评分2222 如何在 Verilog 中编写复位逻辑
Sigasi 技术文章讲解同步数字电路中 Verilog/SystemVerilog 复位的写法，对比同步复位与异步复位的优缺点，并给出异步复位、同步复位及覆盖式同步复位的标准代码模板。文章强调同一进程内要么复位全部信号、要么全部不复位，否则综合可能引入锁存器、时钟使能或额外逻辑；Sigasi Visual HDL 可为时钟化 always 与 always_ff 进程生成代码模板。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.64 发布：新增 Analog Devices FPGA 综合流程
Yosys 0.64 发布，新增 synth_analogdevices 综合流程以支持 Analog Devices FPGA，并为 Gowin FPGA 增加硬件锁存器支持。
YosysHQ 官方动态AI 评分1818 
Tabby CAD Suite 20260409 版本发布
Tabby CAD Suite 四月版本已开放下载，新增对 AnalogDevices FPGA 的初步综合支持。该版本移除了 ABC/ABC9 pass 中少用的选项，原先用“abc -g AND -fast”将逻辑映射为 AND-Inverter Graph 的调用应改用“aigmap”，需检查并更新自定义脚本。
CHIPS AllianceAI 评分5858 
CHIPS Alliance 启动 SV Tools Project，整合 SystemVerilog/UVM 开源工具链
CHIPS Alliance 宣布启动 SV Tools Project，将 sv-tests、Verible、Synlig 和 RISCV-DV 四项开源 SystemVerilog/UVM 工具整合到同一项目下，以提升项目维护者与用户的可视性和支持。
YosysHQ Yosys 综合发行AI 评分3333 Yosys 0.63 发布
Yosys 0.63 发布，为 Gowin GW1N 和 GW2A 增加 DSP 推断，并为 Xilinx 架构的 preadder 增加减法支持。新增以命令方式运行 SAT 求解器的基础设施，以及 equiv_induct、equiv_simple 的 -ignore-unknown-cells 选项和 memory_libmap 的 -force-params 选项。
YosysHQ Yosys 综合发行AI 评分3636 Yosys 0.62 发布：新增 opt_balance_tree 等命令与选项
Yosys 0.62 发布，新增实验性 opt_balance_tree 命令，可将级联单元转换为树状结构以改善时序。verific 增加 -sv2017 标志支持 SystemVerilog 2017，并支持从文件列表读取 VHDL。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
YosysHQ Yosys 综合发行AI 评分5858 Yosys 0.60 发布，新增 SDC 读取与 OpenSTA 集成
Yosys 发布 0.60 版本，新增用于读取 SDC 文件的 sdc 命令，并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令，read_verilog 支持无尺寸参数，并增加静态库编译选项。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.59.1 发布：修复 pyosys 构建与 libparse 解析问题
Yosys 发布 0.59.1 缺陷修复版本，修复了 pyosys 构建问题，并解决 libparse 对带引号值的解析与内存安全问题。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.59 发布
Yosys 0.59 发布，Pyosys 改用 pybind11 重写，RTLIL 解析器为提升效率重写，Liberty 文件读取支持通配符。新增 sort 排序 pass，synth_ecp5 与 synth_nexus 合并为 synth_lattice，并为 synth_gowin 增加 -strict-gw5a-dffs 和 -setundef 选项。