华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
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GDSFactory芯片版图设计自动化发行AI 评分5858 gdsfactory 发布 10.0.0rc1，引入原生 kfactory 跨截面并带来破坏性 API 变更
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CIRCT 项目发布 firtool-1.162.0，更新涵盖 PyCDE、ExportVerilog、FIRRTL、ESI、SV 等组件。PyCDE 新增带可调用分支的 If 构造并支持导入外部提供的包，ExportVerilog 新增 sv.var 声明支持与 emitPortType 降级选项，ESI 运行时提升 ABI 版本并拒绝不兼容清单。
YosysHQ 官方动态AI 评分5252 
YosysHQ 博客介绍 EDAcation：把 FPGA 硬件综合过程可视化
YosysHQ 博客刊出 Hendrik Folmer 的客座文章，介绍 EDAcation 这一 Visual Studio Code 扩展，它把开源 FPGA 工具链整合进单一环境，将综合、布局布线与可视化放在同一工作流中。
LibreLane ASIC设计流程发行AI 评分1212 LibreLane ASIC 设计流程 3.0.16 发布
LibreLane ASIC 设计流程发布 3.0.16 版本，修正了时序收敛文档中的保持到达时间公式，并修复 Yosys 综合中 SYNTH_DRIVING_CELL 的无效使用问题。新贡献者 @000wahab000 提交了文档修正。
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LibreLane ASIC 设计流程发布 3.0.15 版本，修复 Verilator.Lint 在 PDK define 中将“-”替换为“_”的问题。该修复由 @mole99 提交，完整变更记录见 Full Changelog。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool-1.161.0 发布
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LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.160.0 发布
CIRCT 项目的 firtool 发布 1.160.0，同步更新 LLVM，并新增 AXI4 交叉开关 op 与 verify-axi4-networks 验证 pass，可对交叉开关 outstanding 计数不足发出警告。
FOSSi FoundationAI 评分2222 
FOSSi Foundation《El Correo Libre》第100期：ORConf 2026、FuseSoC 15周年与OpenTitan Peppermint
FOSSi Foundation发布《El Correo Libre》第100期，回顾ORConf 2026以近200名注册者、60余场演讲成为迄今最大一届。开源包管理与构建工具FuseSoC迎来15周年，已支持EDAM过滤器、虚拟核冲突处理、Edalize流程API及GHDL仿真器等，源码以BSD 2-Clause许可发布。
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LibreLane ASIC 设计流程发布 3.0.14 版本，修复了 PAD_LIBS 处理不当的问题。该修复由 @donn 提交，完整变更记录见版本更新日志。
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LibreLane ASIC 设计流程发布 3.0.13 版本，修复了 io.tcl 中将 OpenSTA scene 作为对象桥接处理的问题。该修复由新贡献者 @jalcim 提交，是其首次贡献。
LibreLane ASIC设计流程发行AI 评分1515 LibreLane ASIC 设计流程 3.0.12 发布
LibreLane ASIC 设计流程发布 3.0.12 版本，修复了 Odb.CheckMacroAntennaProperties 仅检查首个宏单元的问题，该修复由 @mole99 提交。完整变更记录见 Full Changelog。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.158.0 发布
LLVM CIRCT 项目的 firtool 发布 1.158.0 版本。ESI 为 BSP hostmem 路径的 ChannelArbiter 选择多路器加入流水线，并新增流水化授权调度器；AXI4 增加抽象端点操作与通道结构转换操作，FIRRTL 新增门控时钟转换工具和 Registry MLIR 类型及 FIR 语法。
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LibreLane ASIC 设计流程发布 3.0.11 版本，修复了 nix 环境下 OpenSTA 在 Verilog 写出时对电源引脚的处理问题。该修复由 @smunaut 提交，完整变更记录见版本 Changelog。
CHIPS AllianceAI 评分3838 
CHIPS Alliance 开源 I3C Core 新增 Host Controller 支持
CHIPS Alliance 成员 Antmicro 为开源 I3C Core 实现了 Host Controller 支持，此前该核仅支持 Target 模式。
LibreLane ASIC设计流程发行AI 评分1818 LibreLane ASIC 设计流程 3.0.10 发布
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LibreLane ASIC 设计流程发布 3.1.0.dev3 开发版，新增宏阵列实例化器、OpenROAD 线程数选择、向 ABC 指定延迟目标与自定义 ABC 策略脚本选项，并支持多个 LINTER_VLT 文件。
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LibreLane ASIC设计流程发行AI 评分1818 LibreLane ASIC 设计流程 3.0.9 发布
LibreLane ASIC 设计流程发布 3.0.9 版本，将 `KLAYOUT_*_OPTIONS` 替换为 `KLAYOUT_*_DEFINES`，该改动由 @mole99 提交。原文未披露其他功能变更或性能数据。
LibreLane ASIC设计流程发行AI 评分1818 LibreLane ASIC 设计流程 3.0.8 发布
LibreLane ASIC 设计流程发布 3.0.8 版本，修复了在 Yosys ≥ 0.68 环境下误用 `abc -fast` 的问题。该修复由新贡献者 @tmarhguy 提交，是其首次贡献。
YosysHQ nextpnr 布局布线发行AI 评分1818 nextpnr 0.11.1 发布，修复 WASM 构建问题
YosysHQ 发布 nextpnr 0.11.1，这是针对 0.11 版本的补丁更新，修复了此前损坏的 WASM 构建。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool-1.155.0 发布
LLVM CIRCT 项目的 firtool 发布 1.155.0 版本，新增 AXI4 dialect 及 burst_kind 枚举与 burst_spec 属性，LTL 增加 weak 和 strong 序列操作。
LibreLane ASIC设计流程发行AI 评分1212 LibreLane ASIC 设计流程 3.0.7 发布
LibreLane ASIC 设计流程发布 3.0.7，修复 SDC 文件中 TIME_DERATING_CONSTRAINT 可能出现的整数除法问题，并修正 macOS 上 Nix 安装的 curl 命令。该版本还修正了设计入门章节的拼写错误和新手指南中对不存在的“Figure 1”的错误引用，新增 @MrAbhi19 与 @maehne 两位贡献者。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.0.6 发布
LibreLane ASIC 设计流程发布 3.0.6 版本，本次更新以 CI 清理和改善贡献者体验为主，由 @donn 提交。原文未列出更多功能变更，完整改动见 changelog。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.22.1 发布，修复波形转储与覆盖率问题
NVC VHDL 编译器发布 1.22.1 小版本错误修复更新，波形转储现可输出多个顶层单元而非仅首个精化单元。该版本修复了 `--per-file` 报告中同一实体两个实例泛型值不同时的语句覆盖率错误（#1567），以及记录中非约束字段选中名使用 `vhpi_put_value` 导致的崩溃回归（#1624）。
GDSFactory芯片版图设计自动化发行AI 评分2020 GDSFactory 芯片版图设计自动化 v9.47.0 发布
GDSFactory 芯片版图设计自动化发布 v9.47.0，重构 SPICE 模块，使 add_electric_pins 支持端口到引脚映射。该版本修复 route_single 未全程使用横截面的问题，并在 PDK 教程中新增添加新层的章节。其他改动包括测试无头版图差异输出、为电气引脚补充以修复 SPICE 导出中按名称逻辑连接的端口未被识别的问题，以及为旧版文档 URL 生成重定向。
KLayoutAI 评分2222 KLayout 0.30.10 版本发布
KLayout 发布 0.30.10 版本，修复缩放实例下深 DRC 失败、切换工艺时 PCell 实例化错误、Python 对象不支持弱引用等问题。该版本新增网格粗细切换快捷键，DRC 双层检查不再强制合并第一输入以加速运算，并改用多绘制线程渲染 image_with_options。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.154.0 发布
CIRCT 项目发布 firtool 1.154.0，新增基于 SAT 的精确综合 pass，并为 Datapath 引入 Booth 编码的有符号乘法。ImportVerilog 与 MooreToCore 补充 $readmemb/$readmemh、实数系统函数、关联数组与采样值函数等支持，Arcilator 支持 sim.proc.print 流式输出。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
GDSFactory芯片版图设计自动化发行AI 评分2222 GDSFactory 芯片版图设计自动化 v9.46.0 发布
GDSFactory 发布 v9.46.0，用 route_bundle 取代旧的 kfactory 布线策略并升级至 kf3。该版本修复了负 bend_s_offset 取值、via_stack_with_offset 及 snap_to_grid 忽略 grid_factor 等问题，文档从 Jupyter Book 迁移到 zensical，并新增代表性 ASV 版图基准。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 LBC-bench 公开榜单，评测 LLM 在芯片设计与验证任务上的表现
Si2 宣布上线 LBC-bench，这是一个公开、开源的榜单，用于追踪大语言模型和 AI 智能体在半导体设计与验证任务上的表现，网站代码已在 GitHub 开源。
推荐理由：Si2 以联盟形式推出公开榜单，把 LLM 在芯片设计与验证任务上的评测数据与网站代码一并开源，便于复现与横向比较。