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得克萨斯大学奥斯汀分校发布论文 APPlace，在模拟全局布局阶段联合优化器件位置与接入点（AP）选择，并保留合法化阶段以维持全局布局建立的结构。作者指出，模拟电路的布线引脚是一段延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会让布线器用不到所优化的连接点。在四个真实模拟基准上，APPlace 在相近布局面积下取得优于代表性基线的整体后布局性能；消融实验显示，去掉 AP 联合优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
芯行纪与国家集成电路芯火平台（南京）联合主办的数字实现EDA实战沙龙近日在南京举行，围绕国产数字EDA工程实践与AI赋能数字芯片物理实现展开分享。芯行纪技术专家介绍了AI驱动PR流程、AmazeFP自动版图规划与全自研APR工具AmazeSys设计实例，以及AmazeDRCLite+AmazeECO联合方案用于先进工艺DRC/DFM收敛。
明尼苏达大学 Sachin Sapatnekar 教授在 DAC 2026 上获颁 2026 ACM SIGDA 先驱成就奖。奖项表彰其在 EDA 时序分析与物理设计领域的基础研究贡献、通过高影响力教材推动 EDA 教育，以及在社区中的领导力。该奖旨在表彰对电子设计自动化领域产生持久影响的个人。
APPlace 是一个布线感知的模拟布局框架，在全局布局阶段同时优化器件位置与接入点（AP）选择，随后通过合法化阶段保留全局布局建立的结构。作者指出，现有解析布局方法在基于中心的线长代理下只优化器件坐标，把接入点选择留给布线；但模拟电路的布线引脚是一段可延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会针对布线器不会使用的连接点。在四个真实模拟基准上，APPlace 在布局面积相当的情况下取得优于代表性基线的整体后布局性能；消融实验显示，去掉接入点协同优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
推荐理由：论文指出模拟布线引脚是可延伸金属而非固定点，把接入点选择并入全局布局协同优化，并给出消融影响。
华大九天在HUG 2026发布AI平台.aix及Custom.aix、FPD.aix、Digital.aix、Manufacture.aix等EDA智能体，并称以安全沙箱和签核计算引擎构成“Design by AI，验证靠签核”方案。
推荐理由：华大九天公布.aix各领域智能体的迭代次数、效率与指标变化，可对照其自述的验证与签核环节。
芯行纪在2026湾芯展上围绕复杂SoC大规模设计、国产先进工艺快速收敛及AI Agent重塑数字实现EDA竞争力等工程问题与产业伙伴交流。其以全自研数字布局布线工具AmazeSys为核心，联合AmazeFP、AmazeDRCLite及AmazeME系列机器学习优化工具构成数字实现EDA平台，已落地国内50余家头部芯片设计与制造企业，覆盖RISC-V核、高速接口模块、SoC等项目。
YosysHQ 博客刊出 Hendrik Folmer 的客座文章，介绍 EDAcation 这一 Visual Studio Code 扩展，它把开源 FPGA 工具链整合进单一环境，将综合、布局布线与可视化放在同一工作流中。
华大九天10月8日晚公告，拟以约1.49亿元受让芯行纪926.9142万股股份，交易完成后预计持股6.90%，芯行纪成为参股公司，双方已于2026年9月30日签署股份转让协议。
芯片设计正从工程师使用AI工具，走向AI系统参与设计下一代AI硬件。Cadence、Synopsys、Siemens EDA等厂商的AI增强工具已用于布局布线、验证等环节，新兴智能体可操作多种EDA工具并迭代优化。OpenAI称Jalapeño项目中AI参与实现、设计空间探索与验证，九个月完成设计到流片，BF16乘法器等模块PPA较人工基线提升56%、21%、10%。
KLayout 发布 0.30.12 热修复版本，修复 Ruby PCell 导致的应用崩溃问题（#2434）。该版本紧随 8 月 23 日的 0.30.11，后者包含 Python API 整数范围检查、LEF/DEF 导入跳过重复 Macro、DRC 回归修复及实验性自定义 PCell 参数页支持等改动。
KLayout 发布 0.30.11 版本，修复 Python API 整数范围检查与 MIN_INT 字符串反序列化问题，并解决 OASIS 错误信息中单元名跳过、DXF 零层重复生成等缺陷。该版本新增 LEF/DEF 导入跳过重复 Macro、选择框样式可视化“Select”与“Partial”，并实验性支持自定义 PCell 参数页。
YosysHQ 发布 nextpnr 0.11.1，这是针对 0.11 版本的补丁更新，修复了此前损坏的 WASM 构建。
YosysHQ 发布开源布局布线工具 nextpnr 0.11，代号 "Gartnerwand"，并宣布此后所有版本均采用山峰命名。静态布局器在鲁棒性与 QoR 上改进并支持更多架构；堆布局器新增控制集感知合法化 API，目前用于加速 Xilinx 布局。
Siemens 在 Calibre 官方博客介绍 Calibre Vision AI，用于先进节点 DRC 调试，把数十亿条违例压缩为数百个可处理的 Signal。
KLayout 发布 0.30.10 版本，修复缩放实例下深 DRC 失败、切换工艺时 PCell 实例化错误、Python 对象不支持弱引用等问题。该版本新增网格粗细切换快捷键，DRC 双层检查不再强制合并第一输入以加速运算，并改用多绘制线程渲染 image_with_options。
KLayout 发布 0.30.9 版本，修复屏幕尺寸断言崩溃与堆内存释放后使用问题，并解决单元库重载失效、技术专属 python 目录未加入路径等缺陷。该版本新增库 API 细粒度控制、LayoutView 的 on_current_layer_changed_event 发布、Python/Ruby 标签真实文本边界框，以及所有模式下放置过孔等增强。
研究提出面向频率的HLS加速器设计空间探索方法FrqBooster，用拥塞感知的模块映射算法缓解多die FPGA上的跨die互连延迟、局部资源拥塞和设计空间膨胀问题。方法先分析加速器模块间连接并构建优化目标，再分析各模块资源开销并提出两阶段资源均衡策略，最后用拥塞感知算法完成整体探索。实验显示，在U250和U280平台上，FrqBooster相对Vivado默认实现的最大频率提升分别为73.15%和81.22%；在加速器设计空间探索场景中相对相关工作的最大提升为25.84倍。
论文提出DIONet3D，一种面向3D IC IR drop预测的双输入双输出神经网络，同时接收上下两层裸片的特征图，经U-Net结构共享主干后同时输出两层裸片的IR drop图。为建模3D供电效应，作者引入物理引导的3D增强PDN表示，用高斯核平滑把平面PDN条带转为空间连续特征，并编码垂直混合键合（HB）/硅通孔（TSV）连接以刻画跨裸片供电。方法还采用多损失函数动态加权的复合损失以平衡多任务收敛。实验称其优于现有CNN方法并具较好泛化性，与商用EDA仿真工具相比结构及空间相似度高，CPU推理下运行速度最高提升309倍、内存降低89倍。摘要未给出具体设计规模、工艺与基线细节。
推荐理由：论文给出双输入双输出网络与物理引导的3D PDN表示，可用于比较3D IC IR drop预测的代理模型方案。
针对层约束瓶颈通道布线（BCR）问题，提出首个基于曼哈顿布线模型线段重分配的布线算法，含层约束全局布线与层约束详细布线两阶段。在10个测试瓶颈通道上，相比Taniguchi两层算法与SCR组合，平均仅用54.7%的CPU时间，并进一步减少2.6%布线面积和1.7%过孔数；相比三层算法与SCR组合，平均仅用19.3%的CPU时间。
FOSSi Foundation 的 El Correo Libre 第 96 期汇总多项开源硬件与 EDA 进展，其中 LibreLane 发布 3.0 版本。
推荐理由：汇总开源 EDA 多项进展，LibreLane 3.0 的流程变化与新增 DFT 插件可供关注开源实现流程的人参考。
开源布局布线工具 nextpnr 发布 0.10 版本，新增 archapi 的 resources API，用于表示互斥的布线资源。gowin 架构新增 GW5AST-138C 与 GW5 DSP 支持，并支持 router2 以加快布线，布局布线性能明显提升；gatemate 增加布局规划支持，xilinx 新增 Kintex-7 初步支持。
推荐理由：开源布局布线工具 nextpnr 0.10 的更新清单，可用于比较各 FPGA 架构在布线资源与布局性能上的支持差异。
OpenROAD 团队称 Ascenium AS 使用 OpenROAD 项目和 bazel-orfs，在数百万实例规模下数分钟内完成综合。原文未给出具体实例数量、工艺节点、硬件配置与基线对比。
OpenROAD 官方回顾 2025 年进展，称其已由 OpenROAD Initiative（ORI）治理，该机构随 NSF POSE 第二阶段资助于 2025 年 9 月启动，由 UCSD 主导、Precision Innovations 牵头产业维护者。
推荐理由：OpenROAD 官方复盘 2025 年在时序收敛、3DIC 数据模型与 LLM 闭环后端上的进展，可了解开源 EDA 当前能力边界。
Ascenium 将设计空间探索（DSE）作为通用处理器架构决策的前置验证机制，在 Precision Innovations 支持下用 OpenROAD 提前暴露架构权衡，避免架构过拟合。
奇捷科技将于1月29日发布集成AI引擎的智能ECO解决方案包EasyAI ECO Suite，首发AUTO PARTITION智能分区、(I-)LEARNING智能学习与SMART CACHING智能缓存三大引擎。三大引擎已与多家行业领先芯片设计公司完成技术交流与测试验证，发布会将介绍技术细节并展示实测数据对比与现场Demo。
芯行纪凭借AI+EDA创新产品机器学习优化工具AmazeME-FP，在12月20日上海举行的2026半导体投资年会暨IC风云榜颁奖典礼上获“年度优秀创新奖”。该奖由半导体投资联盟超百家会员单位及五百余位行业CEO评出，表彰打破技术垄断、实现关键环节自主化的创新成果。
芯行纪在ICCAD-Expo 2025展出AI驱动的全自研数字实现EDA工具，包括中国首款全自研数字布局布线工具AmazeSys、智能布局规划工具AmazeFP及机器学习优化工具AmazeME-FP、AmazeME-Place。公司资深工程总监陈小利在演讲中称，AI在布局布线、时序优化、DRC收敛等环节作用突显，相关工具已在RISC-V core、复杂接口模块、GPU硬件加速项目中实践。