Arm 工程师实测三款前沿模型生成测试平台的缺陷检出率
Arm 高级验证架构师 Vikash Kumar 独立测试 Claude Opus 5、GPT-5.4 和 GLM-5.2 在 25 个未公开 RTL 设计上生成测试平台的能力,三款模型分别检出 79.2%、76.2% 和 62.8% 的 806 个手工植入功能缺陷。
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Arm 高级验证架构师 Vikash Kumar 独立测试 Claude Opus 5、GPT-5.4 和 GLM-5.2 在 25 个未公开 RTL 设计上生成测试平台的能力,三款模型分别检出 79.2%、76.2% 和 62.8% 的 806 个手工植入功能缺陷。
ChipAgents 撰文介绍其面向回归分诊的 AI 原生根因分析方法,把调试拆成 bug 难度与 bug 数量两个维度,并给出从回归、智能分箱、见证仿真选择、波形重跑到自主 RCA、修复、验证、最终回归的端到端流程。
ChipAgents 创始人兼 CEO William Wang 在 Pulse 2.0 访谈中介绍其智能体平台 IC-star,称该引擎整合组织设计知识、跨数字与模拟流程协调智能体与工具、引入功耗性能时序等物理约束,并按任务自动选择模型。
ChipAgents 正在开发 Build-A-Chip-Bench,Nvidia 参与贡献基准套件与评分规则,该基准用开源工具和开源 PDK 评估 AI 智能体从工作负载规格到 GDS 布局完成芯片设计流程的能力。每个设计须通过硬门槛,包括对照隐藏验证 IP 的功能正确性以及可布线性、保持时间和 DRC,通过者再按 PPA 对照任务约束评分。表现最好的智能体在 65% 的任务上通过硬门槛,总体得分 16.6%;前沿智能体在回溯早期决策、优化时保护已有可用行为以及围绕慢速工具运行做规划方面仍有困难。
ChipAgents 宣布其 Build-A-Chip-Bench 加入 Fireworks 的 Specialized Intelligence Index(SII)。该基准由 ChipAgents 与 NVIDIA 贡献者共同开发,评估 AI 智能体从工作负载规格到 GDS 布局的数字芯片设计流程,任务提供固定接口、开源工具和开源 PDK,智能体可调用独立验证服务但看不到隐藏测试与验证 IP,最终由独立评分器打分。
推荐理由:ChipAgents 公开了从工作负载规格到 GDS 的智能体基准,并给出双门评分与首轮 16.6% 结果,可用于比较全流程评测口径。
ChipAgents 宣布把其智能体 AI 平台扩展至数字与模拟芯片设计,由 IC-star 芯片神经引擎驱动,整合设计知识本体、推理核心、多物理场模型和模型路由四项能力。

ChipAgents 与 NVIDIA 合作推出 Build-A-Chip-Bench,用于评估 AI 智能体能否从设计规格一路完成数字 IC 物理实现并得到通过验证的 GDS,覆盖架构、RTL、功能验证、综合、布局布线、时钟树综合、时序与功耗签核及物理验证等环节。
推荐理由:该基准把评估从 RTL 生成延伸到物理实现与签核,其初测结果可用于比较智能体在功能与 PPA 之间的落差。

ChipAgents 在官方博客中提出面向回归分诊的 AI 原生根因分析思路,把调试难点拆为缺陷难度与缺陷数量两个维度,并指出最难的是大规模下的难缺陷。其流程为传统分箱后再做一次智能分箱合并疑似同源失败,只对每个分箱挑选最小见证仿真并开启波形转储,再交给自主 RCA 生成修复并验证,最后重跑回归确认。

AWS 与 ChipAgents 在 AWS 上展示 AI 加速芯片设计工作流,聚焦智能体 AI 与 EDA 内置 AI 的区别。AWS 通过 Amazon Bedrock 提供多种前沿模型,并让模型、智能体、RTL、PDK、网表等敏感数据留在客户 VPC 内,沿用既有 EDA 安全模型。演讲指出复杂半导体项目约需 30 个月,验证占工程投入很大比例,且美国芯片工程师中三分之一超过 55 岁。

ChipAgents 工程负责人 Mehir 在演讲中指出,多智能体并行生成设计假设的速度可能超过物理评估能力,3D IC 中热、时序、功耗与电迁移/IR drop 的多物理耦合进一步加剧这一瓶颈。

eMemory 部署 ChipAgents 的智能体工作流,用于 NeoFuse 一次性可编程 NVM IP 的功能模型验证,把数据手册分析与验证测试平台搭建的工程投入从估计的四天缩短到五小时,降幅约 80%。
推荐理由:eMemory 在 NeoFuse NVM IP 上部署 ChipAgents 的验证流程,并给出人工工时、测试向量与覆盖率的变化数据,可作为智能体接入 IP 验证的客户案例参考。

NVIDIA 的 Karthik Chandrasekaran 在 DAC 2026 演讲中提出,AI 原生芯片设计依赖加速计算、AI 物理与 AI 智能体三层引擎协同。

ChipAgents 创始人兼 CEO William Wang 在 EE Times 的 Silicon Grapevine 对话中阐述了从 AI 辅助工程走向日益自主的芯片开发,ChipAgents 自身也从单智能体系统演进为可端到端执行复杂工作流的多智能体系统。

ChipAgents 提出,智能体 AI 正把芯片工程师的角色从编写者推向审阅者与架构师,工程师需像管理者一样写规格、拆解任务并协调多个专用智能体。芯片设计数据远少于公开代码库,且网表、波形、寄生参数等非文本表示需借助仿真、形式化、物理设计与时序工具解读,因此最强架构是基础模型语义推理与半导体专用工具、自动验证的结合。

ChipAgents 提出以多智能体编排替代单点 AI 智能体,让多个专用智能体在隔离沙箱中并行探索假设、调用 EDA 工具并评估结果,由工程师在关键节点审核。其平台在客户 WhaleChip 的部署中把 3D IC 根因分析从数天缩短到 15 分钟。文章以功耗优化流程为例,说明单点加速无法压缩整体串行循环,编排才能压缩整个设计迭代。
ChipAgents 介绍其构建 AI 智能体闭环以加速时序收敛的方法:在 RTL 阶段为智能体提供分钟级的快速 PPA 反馈,使其能比较不同方案、剔除导致功耗或面积不可接受回退的时序修复。

ChipAgents 发布首个面向芯片设计的智能体大模型 Renoir,基于开源权重 MoE 大模型微调,可在气隙本地环境部署。官方称在覆盖 RTL 生成、缺陷定位与规格到代码实现的内部芯片设计基准上,Renoir 超过其基座模型、接近 Claude Opus 4.6,成本降低一半以上。团队表示该模型在数据、时间和算力受限预算下训练,属于一次试水,后续将扩大数据集和训练规模。
推荐理由:ChipAgents 公布 Renoir 的微调来源、内部基准覆盖任务与成本对比,可了解其自评口径与本地部署条件。

ChipAgents 技术博客阐述用智能体 AI 快速生成高保真行为模型的六步流程:定义范围、生成参考数据、产出模型、对照黄金仿真验证、迭代精修、部署到仿真环境。

ChipAgents 创始人兼 CEO William Wang 在 2026 GSA Tech Summit 小组讨论"加速设计到制造——AI 的新前沿?"上阐述了智能体 AI 是 EDA 之后芯片设计的下一轮演进。

ChipAgents 发布博客回顾 Waveform Agents 推出一周年,称其面向芯片验证波形调试,通过选择性波形提取、跨文件信号追踪和自动回归分诊,在 TB 级仿真数据上运行,可检测设计或测试平台中的功能失败与断言违规,无需预设错误特征。

ChipAgents 博客列出 AI 智能体当前可自动化的六项芯片验证任务,包括回归失败分诊、根因分析、UVM 生成与覆盖率收敛等。文章称验证已占 ASIC 与 FPGA 项目工程时间的 60-70%,约四分之三半导体项目延期,验证问题是主要延误原因之一。智能体可跨 RTL、波形、仿真日志、UVM 环境、断言与覆盖率数据库推理,自动解析日志、聚类失败、匹配缺陷库并生成 RCA 摘要。