Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
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YosysHQ Yosys 综合发行AI 评分4242 YosysHQ 官方动态AI 评分1818 
Tabby CAD Suite 20260113 版本发布
Tabby CAD Suite 的 1 月版本已开放下载，本次更新修复了 SBY 中的一个缺陷：当设计中有多个属性在精化阶段即可静态判定为真值相同，可能导致属性消失。YosysHQ 同时宣布下一场 Yosys 用户组会议将以问答形式于 2 月 12 日 18:00 CET 举行，议题涵盖形式验证、综合、插件与内部机制、贡献方式及路线图。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.7.0 发布
Chisel v7.7.0 发布，新增暴露 FIRRTL memory 读写延迟参数的功能。该版本修复了 ChiselStage$ 中 DedupGroup Phase 的使用问题，并针对 Windows 下验证目录路径问题及 firtool 1.138.0 添加了 workaround。
Verilator／VeripoolAI 评分5252 Verilator 5.054 发布，拆分分支覆盖率选项并扩展约束与 SVA 支持
Verilator 5.054 发布，将 `--coverage-branch` 从 `--coverage-line` 中拆出，此前使用 `--coverage-line` 的用户可能需要补加该选项。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.6.0 发布
Chisel v7.6.0 发布，core 为端口 Seq 新增 associate 方法，并为 UnitTests main 增加 runpath 选项。后端代码生成修复了连接右侧视图的名称前缀问题，1-1 视图前缀改为取自视图目标名，涉及 FlatIO 常见场景。此外为更多模块类型添加源定位器，改进 svsim 非法 poke 的错误信息，并将 commons-text 更新至 1.15.0。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.5.0 发布：ExtModule 与 Params 移出 experimental 并弃用
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用，同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps，并支持绝对路径 source locators；CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
YosysHQ Yosys 综合发行AI 评分5858 Yosys 0.60 发布，新增 SDC 读取与 OpenSTA 集成
Yosys 发布 0.60 版本，新增用于读取 SDC 文件的 sdc 命令，并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令，read_verilog 支持无尺寸参数，并增加静态库编译选项。
YosysHQ 官方动态AI 评分2020 YosysHQ 发布 Tabby CAD Suite 20251203 版本
YosysHQ 发布 Tabby CAD Suite 20251203 版本，本次更新继续聚焦底层执行时间与可维护性改进，没有大的用户可见变化。同期 Matt 为 DVWorld 做了题为“Formal Verification Adoption Made Easy”的演讲。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 验证框架网络研讨会点播上线
Sigasi 上线其 2026 年首场网络研讨会点播，演示如何用 Sigasi Visual HDL 的 shift-left 方法在验证阶段节省时间与成本，面向 SystemVerilog 与 VHDL 的设计和验证工程师。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
CHIPS Alliance精选AI 评分7878 Verilator 无需补丁即可展开上游 UVM 2017-1.0
CHIPS Alliance 宣布开源 RTL 仿真器 Verilator 现在可以展开上游 UVM 2017-1.0，无需任何补丁或变通方案。这一进展由 Antmicro 在 CHIPS Alliance 内主导，Verilator 维护者 Wilson Snyder 及开源社区参与补充。
推荐理由：开源仿真器 Verilator 无需补丁即可展开上游 UVM 2017-1.0，文中给出复现步骤与后续路线。
培风图南AI 评分5858 培风图南发布 TCAD 套件 Mozz 2025.10 版本
苏州培风图南半导体发布工艺与器件仿真套件 Mozz 2025.10 版本，新增三维工艺形貌仿真工具 Mozz ProcEmu、Mozz ProcFlow、Mozz Analytics 和基于有限差分法的三维 RC 参数提取工具 Mozz RCExFD。
NVC VHDL编译器发行AI 评分1010 NVC VHDL 编译器 1.18.2 发布
NVC VHDL 编译器发布 1.18.2 小版本错误修复更新，修复了一处会导致 `x * x` 结果为零的误优化（#1338，来自 @Blebowski），并解决了 #1239、#1332、#1334、#1335、#1347、#1348 等若干其他小问题。
FOSSi cocotb芯片验证官方技术博客精选AI 评分6262 cocotb 2.0 发布，聚焦开发者体验并调整编程接口
基于 Python 的芯片验证框架 cocotb 发布 2.0，2.0.0 于 9 月在 ORConf 现场发布，本周推出 2.0.1。官方称该版本聚焦开发者体验，部分行为调整涉及编程接口，部分测试平台需按迁移指南从 1.x 升级，许多测试平台可不经修改直接运行。
推荐理由：官方说明 cocotb 2.0 聚焦开发者体验并调整编程接口，部分测试平台需按迁移指南更新。
FOSSi FuseSoC构建管理发行AI 评分2222 FuseSoC 2.4.5 发布
FuseSoC 2.4.5 发布，新增基于 URL 的库同步支持，并加入 SPDX 生成过滤器。该版本还修正了 copyto 到目录时的 EDAM 文件名，并在过滤器出错时输出堆栈跟踪。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.59.1 发布：修复 pyosys 构建与 libparse 解析问题
Yosys 发布 0.59.1 缺陷修复版本，修复了 pyosys 构建问题，并解决 libparse 对带引号值的解析与内存安全问题。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.59 发布
Yosys 0.59 发布，Pyosys 改用 pybind11 重写，RTLIL 解析器为提升效率重写，Liberty 文件读取支持通配符。新增 sort 排序 pass，synth_ecp5 与 synth_nexus 合并为 synth_lattice，并为 synth_gowin 增加 -strict-gw5a-dffs 和 -setundef 选项。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20251111 版本
YosysHQ 发布 Tabby CAD Suite 十一月版本，SBY 新增 cycle_width N 选项，用于设置 VCD 波形中全局时钟周期的时间步数，仅在启用 vcd_sim 时生效。Yosys 的 RTLIL 解析器和 pyosys 绑定已重写，官方称不引入功能变化，但可提升执行时间与可维护性。