中国诚通、中国国新三季度调仓图谱：蓝筹压舱，硬科技探路
截至三季报收官，中国诚通、中国国新两大国有资本运营公司及其控股子公司三季度末合计进入83家A股上市公司前十大流通股东名单，持仓总市值约1627.07亿元，本期50条调仓记录对应市值约955.07亿元，其中新进24家、增仓25家。
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钛媒体AI 评分1212 Semiconductor EngineeringAI 评分5858 UT Austin 提出 APPlace，联合优化模拟布局器件位置与接入点
得克萨斯大学奥斯汀分校发布论文 APPlace，在模拟全局布局阶段联合优化器件位置与接入点（AP）选择，并保留合法化阶段以维持全局布局建立的结构。作者指出，模拟电路的布线引脚是一段延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会让布线器用不到所优化的连接点。在四个真实模拟基准上，APPlace 在相近布局面积下取得优于代表性基线的整体后布局性能；消融实验显示，去掉 AP 联合优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
Silvaco 官方技术公告RSSAI 评分2222 Silvaco 网络研讨会：用 FTCO™ 代理模型探索 GAA NSFET 设计空间
Silvaco 举办网络研讨会，演示面向 GAA NSFET 的完整 FTCO™ 工作流，覆盖从纳米片形成工艺仿真到器件仿真，并用 Victory DoE 与 Victory Analytics 将少量高保真仿真转化为 AI 代理模型。
合见工软AI 评分2222 合见工软、EDA²与中国电子信息产业发展研究院联合共建先进芯片设计与自动化前沿技术研究院揭牌
合见工软、EDA开放创新合作机制（EDA²）与中国电子信息产业发展研究院集成电路研究所三方联合共建的“合见工软先进芯片设计与自动化前沿技术研究院”在2026年“中国芯”集成电路产业促进大会上正式揭牌。
Semiconductor EngineeringAI 评分3030 
左移正演变为系统级问题：Synopsys、Silvaco、Axiomise、Hiveware 专家谈验证与验证扩展
Semiconductor Engineering 圆桌讨论指出，左移正从验证扩展到系统级验证，工具与模型割裂的工作流让已通过验证的组件仍出现 bug 逃逸。Synopsys 的 Frank Schirrmeister 认为智能体 AI 可改善跨学科协调、识别瓶颈并优化工具使用，但无法取代仿真和硬件仿真等基础流程。
Semiconductor EngineeringAI 评分6060 Arm 工程师实测三款前沿模型生成测试平台的缺陷检出率
Arm 高级验证架构师 Vikash Kumar 独立测试 Claude Opus 5、GPT-5.4 和 GLM-5.2 在 25 个未公开 RTL 设计上生成测试平台的能力，三款模型分别检出 79.2%、76.2% 和 62.8% 的 806 个手工植入功能缺陷。
华大九天公告精选AI 评分7070 华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
推荐理由：公告披露了收购对价、股权比例与奇捷科技财务数据，可用于观察数字逻辑优化工具在国内 EDA 版图中的整合路径。
每日经济新闻AI 评分6262 华大九天拟不超2.2亿元收购奇捷科技控股权
华大九天11月1日公告，拟出资不超过2.2亿元受让参股公司奇捷科技50.3762%股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。奇捷科技专注逻辑优化EDA工具，2025年营收3225.04万元、净利润-1938.65万元，2026年1-9月营收2742.25万元、净利润-590.65万元。华大九天称此举意在补齐数字逻辑优化设计工具短板，并提示标的亏损、商誉减值及整合协同三项风险。
Verilator／VeripoolAI 评分4242 Verilator 5.054 发布：拆分分支覆盖率选项并扩展 SystemVerilog 支持
Verilator 5.054 于 2026-11-01 发布，新增独立的 `--coverage-branch` 选项，与 `--coverage-line` 分开，此前使用 `--coverage-line` 的用户可能需要补加该选项。
Agnisys 官方动态AI 评分3838 IDS-AI 如何用 SpecCheck 智能体打造“黄金规格”
Agnisys 介绍 IDesignSpec-AI（IDS-AI）中的 SpecCheck 智能体如何检查规格是否达到“黄金规格”要求。该智能体先对规格做规则与 AI 语义分析，覆盖 CSR 模型（如 IP-XACT、SystemRDL），标记矛盾冲突、行为缺失、寄存器与字段错误、术语不一致、时序/复位/顺序问题及多文件间不一致，并通过受人工干预与批准的自校正循环修正。
爱集微AI 评分2222 集微咨询发布《2026年EDA行业研究报告》：全球电子系统设计产业增速升破12%，国产EDA迈向25%关口
集微咨询发布《2026年EDA行业研究报告》，覆盖市场规模、成本结构、竞争格局与国产化路径。SEMI数据显示全球电子系统设计产业收入从2025年二季度50.9亿美元升至2026年二季度57.0亿美元，同比增速由8.6%升至12.2%；2024年新思科技、楷登电子、西门子EDA合计占全球EDA市场约74%，中国EDA国产化率已从2018年约6%升至2025年约19%，报告预计2026年向25%迈进。
概伦电子公告AI 评分5050 概伦电子发布2026年第三季度报告：营收1.77亿元，同比增长84.45%
概伦电子2026年第三季度营业收入1.77亿元，同比增长84.45%，主要来自EDA软件授权及技术开发解决方案业务增长，以及合并锐成芯微、纳能微带来的IP授权和芯片定制收入。年初至报告期末营收4.18亿元，同比增长32.79%，但归母净利润仅66.15万元，同比下降98.42%。NanoDesigner作为唯一原生支持汉擎数据库和hPDK的设计平台，已完成28nm工艺流片验证。
芯和半导体AI 评分5858 
芯和半导体发布EDA2027版本，推出AgentEvo智能体平台与XAI物理智能底座
芯和半导体在2026用户生态大会上发布EDA2027版本，新增3DIC PDK和光电联合仿真平台，并将AI for EDA从单点功能推向平台化。
上海证券报AI 评分5555 概伦电子前三季度营收4.18亿元，完成锐成芯微与纳能微收购
概伦电子披露2026年三季报，前三季度营业收入4.18亿元，同比增长32.79%，归母净利润66.15万元，同比下降98.42%；第三季度营收1.77亿元，同比增长84.45%，归母净利润739.29万元，较上年同期扭亏。
概伦电子供稿AI 评分4242 概伦电子发布PrimAI战略，以EDA+IP双核底座推进国产半导体生态
概伦电子在10月28日上海技术研讨会上正式发布PrimAI三层战略，涵盖AI in EDA工具层、Agentic EDA流程层与产业生态层。公司依托并购锐成芯微、纳能微形成EDA+IP双核布局，拥有1000+经硅验证物理IP，覆盖0.18μm-3nm。
Semiconductor EngineeringAI 评分2222 
芯片行业周报：Marvell 拟 1150 亿美元收购 Lumentum，Cadence 推出面向智能体芯片设计的专用 AI 模型组合
Marvell 同意以全股票交易收购 Lumentum，隐含企业价值 1150 亿美元，合并其定制芯片、网络与互连技术与 Lumentum 的激光器、光收发器和光路交换，交易预计 2028 年上半年完成，尚待股东和监管批准。
Silicon Integration InitiativeAI 评分4040 Si2 发布年度报告亮点：LBC-bench 榜单、OpenAccess 参考实现与紧凑模型发布
Si2 在 DAC 年度会员大会上公布年度亮点，包括 LLM Benchmarking Coalition 发布带 CVDP 基准结果的 LBC-bench 榜单，OpenAccess Coalition 宣布 4 个 OA 参考实现和 3 个 OA 扩展版本。
华大九天公告AI 评分4242 华大九天发布2026年第三季度报告
华大九天2026年第三季度营业收入3.94亿元，同比增长29.82%；归属于上市公司股东的净利润7199.81万元，同比增长1101.50%。年初至报告期末营业收入9.60亿元，同比增长19.30%，归母净利润2693.47万元，同比增长197.28%；扣非净利润为-3095.42万元，同比下降39.71%。
芯行纪AI 评分1818 
芯行纪数字实现EDA实战沙龙：聚焦AI赋能芯片物理实现工程实践
芯行纪与国家集成电路芯火平台（南京）联合主办的数字实现EDA实战沙龙近日在南京举行，围绕国产数字EDA工程实践与AI赋能数字芯片物理实现展开分享。芯行纪技术专家介绍了AI驱动PR流程、AmazeFP自动版图规划与全自研APR工具AmazeSys设计实例，以及AmazeDRCLite+AmazeECO联合方案用于先进工艺DRC/DFM收敛。
ACM SIGDAAI 评分1818 ACM SIGDA 社区四位成员当选 ACM Fellow
ACM SIGDA 祝贺 Luca P. Carloni（哥伦比亚大学）、Deming Chen（伊利诺伊大学厄巴纳-香槟分校）、Kwang-Ting Cheng（香港科技大学）和 G. Edward Suh（康奈尔大学）当选 ACM Fellow。ACM Fellow 是 ACM 最高会员等级，授予在计算与信息技术领域有杰出成就的前 1% 会员。
ACM SIGDAAI 评分2222 
Zishen Wan 获 2026 年 ACM EDA 杰出博士论文奖
Zishen Wan（佐治亚理工学院）凭借博士论文《Tailored Computing: Cross-Layer System, Architecture, and Silicon Co-Design for Physical Intelligence》获得 2026 年 ACM 电子设计自动化杰出博士论文奖，颁奖于 DAC 2026。
ACM SIGDAAI 评分3838 
Zhiyao Xie 获 2026 年 SIGDA 杰出新教师奖
香港科技大学（HKUST）的 Zhiyao Xie 教授获得 2026 年 SIGDA 杰出新教师奖（ONFA），颁奖于 DAC 2026。该奖面向学术生涯早期的青年教师，表彰其在电子设计自动化领域展现出的教育与研究潜力。
ACM SIGDAAI 评分1515 2026 ACM SIGDA 杰出服务奖揭晓：NVIDIA、阿姆斯特丹大学、慕尼黑工业大学与纽约大学四位学者获奖
ACM SIGDA 在 DAC 2026 上公布 2026 年 SIGDA Meritorious Service Award 四位获奖者：NVIDIA 的 Ambar Sarkar 因在 DAC 创办工程 track 获奖，阿姆斯特丹大学 Andy Pimentel 因在 DATE、ESWEEK 等 SIGDA 赞助会议中的持续领导角色获奖。
ACM SIGDAAI 评分3030 
2026 ACM/IEEE A. Richard Newton EDA技术影响力奖授予3D堆叠MRAM评估论文作者
2026年ACM/IEEE A. Richard Newton电子设计自动化技术影响力奖在DAC 2026颁给Xiangyu Dong（Waymo）、Xiaoxia Wu（Together AI）、Guangyu Sun（北京大学）、Yuan Xie（香港科技大学）、Hai Li与Yiran Chen（杜克大学）。
ACM SIGDAAI 评分4040 
Sachin Sapatnekar 获 2026 ACM SIGDA 先驱成就奖
明尼苏达大学 Sachin Sapatnekar 教授在 DAC 2026 上获颁 2026 ACM SIGDA 先驱成就奖。奖项表彰其在 EDA 时序分析与物理设计领域的基础研究贡献、通过高影响力教材推动 EDA 教育，以及在社区中的领导力。该奖旨在表彰对电子设计自动化领域产生持久影响的个人。
电子产品世界AI 评分4040 硅芯科技联合多家机构发起大湾区3D IC先进封装创新中心，聚焦设计与工艺“两个协同”
10月14日，硅芯科技联合工信部电子五所、广东省科学院半导体所、华润微电子、全芯智造、北京大学等产业链企业、高校及科研机构，在2026湾芯展期间共同发起“大湾区3D IC先进封装创新中心”。中心将建设先进封装工艺库、堆叠芯片设计开发平台和2.5D/3D EDA应用推广中心，推动3D IC EDA工具链与先进封装工艺协同，并逐步建设标准化、可复用的芯粒库。
EEJournalAI 评分6262 
Circuit Mind 发布 AVE 智能体验证引擎，并宣布 2500 万美元融资
Circuit Mind 发布 AVE（Agentic Verification Engine），用于自动审查电路原理图，可检查 ACE 生成的设计，也可检查用常规 ECAD 工具手工绘制的原理图。
arXiv 原始研究精选AI 评分6262 APPlace：协同优化器件位置与接入点的布线感知模拟布局
APPlace 是一个布线感知的模拟布局框架，在全局布局阶段同时优化器件位置与接入点（AP）选择，随后通过合法化阶段保留全局布局建立的结构。作者指出，现有解析布局方法在基于中心的线长代理下只优化器件坐标，把接入点选择留给布线；但模拟电路的布线引脚是一段可延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会针对布线器不会使用的连接点。在四个真实模拟基准上，APPlace 在布局面积相当的情况下取得优于代表性基线的整体后布局性能；消融实验显示，去掉接入点协同优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
推荐理由：论文指出模拟布线引脚是可延伸金属而非固定点，把接入点选择并入全局布局协同优化，并给出消融影响。
Semiconductor EngineeringAI 评分4040 自动生成属性：方法学插入的挑战
从规范自动生成 SystemVerilog 属性仍受限于现有规范质量不足，Synopsys 的 Ravindra Aneja 认为行业尚未达到规范足够好用的程度。
Semiconductor EngineeringAI 评分3838 重新思考芯片设计中的左移：AI智能体与数字孪生带来的信任与验证挑战
Synopsys、Silvaco、Axiomise与Hiveware专家在Semiconductor Engineering圆桌讨论中指出，AI智能体和数字孪生正让材料、晶体管结构与芯片架构等更多设计选项得以更早探索，但左移并未消除验证瓶颈。
Semiconductor EngineeringAI 评分2222 为什么热分析不再是签核问题：多物理场分析需前移至架构与布局规划
Keysight EDA 软件解决方案新市场管理总监 Chris Mueth 指出，AI、高性能计算与先进封装推高功率密度，热行为已影响性能、封装架构、机械应力、可靠性与布局规划，热分析不能再留到最终验证阶段。他主张在设计各阶段采用适当精度的仿真与抽象，并用降阶建模、叠加等技术兼顾精度与规模；MCP 可协助编排复杂工具与数据，但 AI 不能替代可信的物理仿真。
Semiconductor EngineeringAI 评分5858 Siemens EDA 阐述智能体 EDA 的物理验证基础
Siemens EDA 在系列文章第三篇中提出，可信的智能体 EDA 工作流应在每一步由确定性的物理 EDA 引擎确认智能体输出，而非只在流程结束时校验。
Semiconductor EngineeringAI 评分5656 Siemens 将 Tessent 在系统测试加入电压感知监控演示
Siemens EDA 宣布把 Tessent In-System Test 加入与 Movellus Aeonic Insight 掉压检测器、Tessent Embedded Analytics 联合的演示，在 Veloce proFPGA 平台上运行。
Semiconductor EngineeringAI 评分5858 ChipAgents 谈回归分诊中自主根因分析的规模化
ChipAgents 撰文介绍其面向回归分诊的 AI 原生根因分析方法，把调试拆成 bug 难度与 bug 数量两个维度，并给出从回归、智能分箱、见证仿真选择、波形重跑到自主 RCA、修复、验证、最终回归的端到端流程。
Semiconductor EngineeringAI 评分3838 Cadence AI Super Agents 如何用 Mental Model 协调芯片设计工作流
Cadence 的 Agentic AI Super Agents 面向芯片设计中反复出现的“失败—假设—修改—重跑”协调循环，可跨工具编排多步工程任务、关联证据并提出后续步骤，工程师仍负责定义目标、验证结果与最终签核。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.23.1 发布
NVC VHDL 编译器发布 1.23.1 小版本错误修复更新。
Siemens Questa / Verification Horizons 官方博客AI 评分2222 Siemens 公布 DVCon Europe 2026 教程与演讲日程
Siemens 将在 11 月 17 日至 18 日举行的 DVCon Europe 2026 上赞助或参与多场教程与技术演讲，覆盖 Agentic AI 加速验证收敛、形式验证、HLS 和软硬件协同验证等主题。
Siemens Questa / Verification Horizons 官方博客AI 评分2222 Siemens EDA 专家解读 2026 功能验证研究：首次流片成功率仅 5%
Siemens EDA 首席科学家 Harry Foster 将于 11 月 10 日举办网络研讨会，解读 2026 功能验证研究。研究显示，IC/ASIC 项目首次流片成功率已降至仅 5%，约四分之三的 IC/ASIC 与 FPGA 项目未能按原计划推进。
Pulse 2.0AI 评分6060 ChipAgents 创始人谈 IC-star 与芯片智能体的物理指标验证
ChipAgents 创始人兼 CEO William Wang 在 Pulse 2.0 访谈中介绍其智能体平台 IC-star，称该引擎整合组织设计知识、跨数字与模拟流程协调智能体与工具、引入功耗性能时序等物理约束，并按任务自动选择模型。
Semiconductor EngineeringAI 评分6767 ChipAgents 联合 Nvidia 开发 Build-A-Chip-Bench 芯片设计智能体基准
ChipAgents 正在开发 Build-A-Chip-Bench，Nvidia 参与贡献基准套件与评分规则，该基准用开源工具和开源 PDK 评估 AI 智能体从工作负载规格到 GDS 布局完成芯片设计流程的能力。每个设计须通过硬门槛，包括对照隐藏验证 IP 的功能正确性以及可布线性、保持时间和 DRC，通过者再按 PPA 对照任务约束评分。表现最好的智能体在 65% 的任务上通过硬门槛，总体得分 16.6%；前沿智能体在回溯早期决策、优化时保护已有可用行为以及围绕慢速工具运行做规划方面仍有困难。