CHIPS Alliance 启动 SV Tools Project，整合 SystemVerilog/UVM 开源工具链

CHIPS Alliance launches the SV Tools Project for open source development of SystemVerilog/UVM codebases

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CHIPS Alliance 宣布启动 SV Tools Project，将 sv-tests、Verible、Synlig 和 RISCV-DV 四项开源 SystemVerilog/UVM 工具整合到同一项目下，以提升项目维护者与用户的可视性和支持。