华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
华大九天公告精选报道
重点报道
APPlace：协同优化器件位置与接入点的布线感知模拟布局
arXiv 原始研究精选报道
ChipAgents 的 Build-A-Chip-Bench 加入 Fireworks 专业智能指数
ChipAgents 官方技术博客精选报道
RECENT REPORTS / TOP 10
热点榜
近7天报道 · 按来源覆盖排序
—
- 华大九天拟不超2.2亿元收购奇捷科技控股权
- LibreLane ASIC 设计流程 3.1.0.dev5 开发版更新
- UT Austin 提出 APPlace，联合优化模拟布局器件位置与接入点
- Silvaco 网络研讨会：用 FTCO™ 代理模型探索 GAA NSFET 设计空间
- 合见工软、EDA²与中国电子信息产业发展研究院联合共建先进芯片设计与自动化前沿技术研究院揭牌
- Verilator 5.054 发布：拆分分支覆盖率选项并扩展 SystemVerilog 支持
- IDS-AI 如何用 SpecCheck 智能体打造“黄金规格”
- 集微咨询发布《2026年EDA行业研究报告》：全球电子系统设计产业增速升破12%，国产EDA迈向25%关口
- 概伦电子前三季度营收4.18亿元，完成锐成芯微与纳能微收购
- 华大九天发布2026年第三季度报告
最新资讯最新文章
LibreLane ASIC设计流程发行AI 评分3434 LibreLane ASIC 设计流程 3.1.0.dev4 发布
LibreLane ASIC 设计流程发布 3.1.0.dev4，新增 sky130 padring 生成、gf180mcu 3v3 PAD 支持及宏阵列实例化功能。该版本加入 sky130 与 gf180mcu 全芯片设计 CI，并支持选择 OpenROAD 线程数、向 ABC 指定延迟目标及自定义 ABC 策略脚本。此外还更新了 nix-eda 至 7.8.0 与多个 PDK 哈希。
GDSFactory芯片版图设计自动化发行AI 评分5858 gdsfactory 发布 10.0.0rc1，引入原生 kfactory 跨截面并带来破坏性 API 变更
gdsfactory 发布 10.0.0rc1，这是 10.0.0 的第二个候选版本，汇总了自 9.51.0 以来的全部改动，并包含破坏性 API 变更。
LibreLane ASIC设计流程发行AI 评分1818 LibreLane ASIC 设计流程 3.0.15 发布
LibreLane ASIC 设计流程发布 3.0.15 版本，修复 Verilator.Lint 在 PDK define 中将“-”替换为“_”的问题。该修复由 @mole99 提交，完整变更记录见 Full Changelog。
GDSFactory芯片版图设计自动化发行AI 评分2020 GDSFactory 芯片版图设计自动化 v9.51.0 发布
GDSFactory 发布 v9.51.0，修复 add_pads_bot/add_pads_top 默认组件问题，并让 extend_ports 保留多段截面。该版本支持自定义 uPDK 参数格式化、在 YAML 中保留自定义 LYP 图案，并修复 FreeType 轮廓方向导致的段错误。
GDSFactory芯片版图设计自动化发行AI 评分2020 GDSFactory 芯片版图设计自动化 v9.47.0 发布
GDSFactory 芯片版图设计自动化发布 v9.47.0，重构 SPICE 模块，使 add_electric_pins 支持端口到引脚映射。该版本修复 route_single 未全程使用横截面的问题，并在 PDK 教程中新增添加新层的章节。其他改动包括测试无头版图差异输出、为电气引脚补充以修复 SPICE 导出中按名称逻辑连接的端口未被识别的问题，以及为旧版文档 URL 生成重定向。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.45.0
GDSFactory 芯片版图设计自动化发布 v9.45.0，新增 GitHub 原生代码覆盖率报告，并优化组件查找与路径拉伸性能。该版本在碰撞时改为警告而非报错，改进 route_astar 路径搜索性能，并修复自定义 PDK 激活时残留层清理等问题。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.1.0.dev2 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev2 开发版，新增 sky130 padring 生成支持，并加入 sky130 全芯片设计 CI 流程。该版本在综合阶段移除全部 formal cells，改用 SYNTH_BUFFER_CELL 做端口缓冲，同时为 gf180mcu 增加 3v3 PAD 支持及多项改进，KLayout.Render 现可仅凭 GDS 运行。
CHIPS AllianceAI 评分4242 CHIPS Alliance 赞助 Latch-Up 2026，展示 SystemVerilog 工具、Verilator 与开放 PDK 进展
CHIPS Alliance 赞助了 5 月 1-3 日在加拿大滑铁卢举行的 Latch-Up 2026 开源硅会议，会上多场演讲与其倡议相关。
IEEE TCAD精选AI 评分6262 面向近 1 K 低温 IC 的商用体 CMOS PDK 几何可扩展 DC I–V 校准方法
研究提出一套针对低温 CMOS 集成电路设计的商用 PDK 校准方法，基于基线 PDK 采用的 PSP 紧凑模型，通过几何感知的参数调节流程，用低温 DC 测量校准多种器件几何下的低温 DC I–V 特性，并保持与标准 EDA 工具链兼容。作者据此校准商用 28 nm 体 CMOS PDK 中的一组调谐点器件，构建出原型低温 PDK，并在 1.58 K 下用调谐点器件和未参与调谐的交叉点器件评估预测精度。
推荐理由：论文给出面向 1 K 附近低温 CMOS 的商用 PDK 校准流程，并报告跨器件几何的漏极电流误差下降幅度。
IEEE TCADAI 评分5858 面向MMIC的宽温高精度混合可扩展MIM电容模型
研究针对MMIC传统PDK缺乏宽温、宽频段稳健电容模型的问题，提出带接地电感的π型等效电路，S参数拟合误差低于2%，并解释了器件的热谐振漂移。在此基础上构建物理引导核心与神经网络补偿相结合的混合可扩展模型，参数拟合R²高于0.999，最终模型在整个温度与几何空间内对实测数据的S参数预测R²大于0.98。作者称该工作为恶劣工况下的稳健电路设计提供了高精度可扩展MIM电容模型，其混合方法可推广到其他无源器件。
FOSSi Foundation精选AI 评分6060 
开源 EDA 通讯 El Correo Libre 第 96 期：LibreLane 3.0 发布
FOSSi Foundation 的 El Correo Libre 第 96 期汇总多项开源硬件与 EDA 进展，其中 LibreLane 发布 3.0 版本。
推荐理由：汇总开源 EDA 多项进展，LibreLane 3.0 的流程变化与新增 DFT 插件可供关注开源实现流程的人参考。
GDSFactory芯片版图设计自动化发行AI 评分1212 GDSFactory 芯片版图设计自动化 v9.40.1 发布
GDSFactory 芯片版图设计自动化发布 v9.40.1，主要包含 CI 中固定 type_consistency 的 Python 版本、修复代码质量与静态分析告警、在 Pdk.__init__ 中复制 __pydantic_extra__，以及修正导入不匹配、冗余赋值和未使用变量等测试质量改进。
GDSFactory芯片版图设计自动化发行AI 评分2222 GDSFactory v9.40.0 发布
GDSFactory 发布 v9.40.0，在 euler() 中预计算 Fresnel 系数与 Chebyshev 基以提升性能，并新增更多形状。
GDSFactory芯片版图设计自动化发行AI 评分1515 GDSFactory v9.39.2 发布：修复 MZI 偏移并调整 KCL 层配置
GDSFactory 发布 v9.39.2，修复了 MZI 偏移问题，并将 kcl.layers 改为在激活时配置而非硬编码为通用 PDK。该版本同时将 release-drafter 依赖从 6 升级至 7。