华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
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LibreLane ASIC 设计流程发布 3.0.5 版本，清理了未使用的变量 SYNTH_MUX_MAP/SYNTH_MUX4_MAP，并提升了 rich 依赖版本。更新细节见完整变更日志。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.152.0 发布
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GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.45.0
GDSFactory 芯片版图设计自动化发布 v9.45.0，新增 GitHub 原生代码覆盖率报告，并优化组件查找与路径拉伸性能。该版本在碰撞时改为警告而非报错，改进 route_astar 路径搜索性能，并修复自定义 PDK 激活时残留层清理等问题。
LLVM CIRCT电路中间表示发行AI 评分2020 LLVM CIRCT 电路中间表示 firtool-1.151.0 发布
LLVM CIRCT 项目发布 firtool-1.151.0，移除 Python 3.10 wheel，并升级 LLVM 与 slang 提交版本。
LLVM CIRCT电路中间表示发行AI 评分1212 LLVM CIRCT 电路中间表示工具 firtool-1.150.1 发布
LLVM CIRCT 项目的电路中间表示工具 firtool 发布 1.150.1 版本。此次变更由 @seldridge 提交，在 uploadWheels 环节指定了 Python 版本。完整变更记录见 Full Changelog。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示 firtool-1.150.0 发布
CIRCT 项目发布 firtool-1.150.0，更新涵盖 ESI 运行时 Windows 支持与竞态修复、ImportVerilog 对 use-before-declare、DPI 导出声明及 $test$plusargs 等支持，以及 Arc 协程算子与 LowerCoroutines 流程。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.1.0.dev2 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev2 开发版，新增 sky130 padring 生成支持，并加入 sky130 全芯片设计 CI 流程。该版本在综合阶段移除全部 formal cells，改用 SYNTH_BUFFER_CELL 做端口缓冲，同时为 gf180mcu 增加 3v3 PAD 支持及多项改进，KLayout.Render 现可仅凭 GDS 运行。
Silicon Integration InitiativeAI 评分5858 Si2 AI/ML 工作组公开发布面向 EDA 的 AI 本体
Si2 AI/ML Schema/Ontology 工作组公开发布其 AI for EDA Ontology，以 Apache 2.0 许可在 GitHub 开源，目标是提供示例本体与用例，支持 EDA 智能体系统实验。
LibreLane ASIC设计流程发行AI 评分2222 LibreLane ASIC 设计流程 3.0.4 发布
LibreLane ASIC 设计流程发布 3.0.4 版本，更新了已弃用的 GitHub Actions，并在 Magic 中按场景关闭锁定、崩溃备份与 DRC 功能。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.149.0 发布
CIRCT 的 firtool 发布 1.149.0 版本，新增 FIRRTL 的 lower-to-core 对 firrtl.fprintf 的支持，并让 ESI 运行时支持超过 64 位的整数。
LLVM CIRCT电路中间表示发行AI 评分2525 CIRCT 电路中间表示工具 firtool 1.148.0 发布
CIRCT 项目的 firtool 发布 1.148.0 版本，新增 synth.onehot、synth.mux_inv、synth.gamble 等综合算子，并为 ImportVerilog 增加 onehot 与文件 I/O 系统任务支持。
NVC VHDL编译器发行AI 评分5858 开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用
开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory v9.43.0 发布
GDSFactory 发布 v9.43.0，更新变更日志，修复 Euler 弯曲的 angular_step 弧角并新增弯曲点示例，同时为 vcell 增加 with_module_name。该版本还处理了 ty 诊断、新增安全策略并移除 .env 文件，另改进了 cells notebook 文档与标签示例。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.147.0 发布
CIRCT 项目的 firtool 发布 1.147.0 版本，更新涵盖 HW 向量化、Synth 的 NLDM 属性与 LibertyParser 增强、Arc 与 ESI 运行时多项修复，并同步升级至 FIRRTL 6.0.0 与新版 LLVM。该版本还新增 SV 方言 loop-generate 支持、LTL 时钟延迟导出及 circt-verilog 字节码生成等能力。
slang SystemVerilog编译器发行精选AI 评分6060 slang SystemVerilog 编译器发布 v11.0
slang SystemVerilog 编译器发布 v11.0，新增大量与商业工具非标准扩展兼容的开关，并加入多项 lint 与静态分析告警。该版本还新增 --time-stats、--memory-stats 等选项，语法树更紧凑，大型设计内存占用下降 20-30%。pyslang 绑定按 C++ 命名空间拆分为子模块，ASTVisitor 模板改用 VisitFlags 枚举，属于破坏性变更。
推荐理由：该版本集中增加与商业工具非标准扩展的兼容开关和大量新告警，可用于评估现有 SystemVerilog 代码的迁移与检查成本。
FOSSi FuseSoC构建管理发行AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。
中国科学院计算技术研究所精选AI 评分7676 
计算所等联合在 ICLR 2026 发表 CircuitNet 3.0 开源数据集
计算所李华伟-穆嘉楠课题组联合香港中文大学、北京大学在 ICLR 2026 发表论文，提出面向 AI 驱动芯片设计的开源数据集 CircuitNet 3.0。该数据集以 8,659 个通过综合与仿真验证的开源 RTL 设计为基础，经工业级 EDA 流程生成超过 15,000 个设计实例，覆盖 RTL、门级网表到物理布局阶段，每个样本含 RTL 代码与文本描述、结构化图表示和版图图像，并配套经 EDA 流程验证的时序与功耗指标。
推荐理由：论文给出 CircuitNet 3.0 的构建流程与跨阶段多模态数据，可用于比较 AI for EDA 时序与功耗预测的数据条件。
IEEE TCAD精选AI 评分7171 ChiGen：面向 EDA 工具测试的自底向上 Verilog 设计生成方法
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool-1.146.0 发布
CIRCT 项目的 firtool 发布 1.146.0 版本，新增 CellIFT 硬件/组合/时序 IR 插桩 pass，并改进 LLHD 的 Mem2Reg 按槽执行以修复立方级扩展问题。ESI 运行时将 ReadChannelPort 改为分段式并修复端口断开竞态，SimToSV 支持 stdout/stderr 降级。该版本同步更新 LLVM，并新增多位首次贡献者。
LibreLane ASIC设计流程发行AI 评分2828 LibreLane ASIC 设计流程 3.1.0.dev1 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev1 开发版，新增 sky130 padring 生成支持。Magic.DRC 在读取 GDS 时改用 maskhints true，并修复了上游安装器缺失 extra-experimental-features 及弃用变量使用等文档问题。
LibreLane ASIC设计流程发行AI 评分2222 LibreLane ASIC 设计流程 3.0.3 发布
LibreLane ASIC 设计流程发布 3.0.3，OpenROAD.STA 支持 OpenSTA 3 的 scene 语法以写入时序模型，Verilator 对多驱动网络报错。该版本还修复了旧 PDK 配置在 STD_CELL_LIBRARY_OPT 下的冲突，并更新了安装器与弃用变量相关文档。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory v9.41.0 发布：cross_section 支持传入宽度/偏移函数
GDSFactory 发布 v9.41.0，新增向 cross_section 传入宽度与偏移函数的能力，并修复 taper 在多截面下的 per-end 宽度/偏移及 delta_width 问题。
Qucs-S电路仿真发行AI 评分2020 Qucs-S 26.1.1 发布
Qucs-S 发布 26.1.1 版本，修复了 Xyce 无仿真网表生成时的段错误、符号文件另存时自动补 .sym 后缀、SpiceLibComp 引脚解析与对话框输入校验，并处理了端口终止的空情况。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.20.1 发布，修复 1.20.0 中的崩溃与覆盖率报告回归
NVC VHDL 编译器发布 1.20.1 小版本错误修复更新，解决 1.20.0 中发现的多个问题。该版本修复了常量参数匹配关系运算符求值时的崩溃（#1495），并修复了覆盖率报告生成中的若干回归（#1490、#1494），另解决多个次要缺陷（#1498、#1505、#1512、#1496）。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.7 发布
Edalize 0.6.7 发布，修复 xcelium 的 cocotb 支持，ghdl 新增 cocotb 支持并正确处理多个库，vcs 修复导致无条件重建的拼写错误并将参数限定到顶层，vivado 修复未运行 pnr 时的 bug，sim 仅在启用 cocotb 时运行 cocotb-config。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.11.0 发布
Chisel v7.11.0 发布，core 新增 Wire 关联支持与运行时定义选项组的 DynamicGroup，并加入 LTL past 算子；svsim 支持可配置的 expect 失败值格式化。
GDSFactory芯片版图设计自动化发行AI 评分1212 GDSFactory 芯片版图设计自动化 v9.40.1 发布
GDSFactory 芯片版图设计自动化发布 v9.40.1，主要包含 CI 中固定 type_consistency 的 Python 版本、修复代码质量与静态分析告警、在 Pdk.__init__ 中复制 __pydantic_extra__，以及修正导入不匹配、冗余赋值和未使用变量等测试质量改进。
NVC VHDL编译器发行AI 评分4747 NVC VHDL 编译器 1.20.0 发布，大幅改进 Verilog 与混合语言支持
NVC VHDL 编译器发布 1.20.0，大幅改进 Verilog 与混合语言支持。新增 vhpi_ext_nvc.h 头文件定义专有 VHPI 扩展，并加入 vhpiRandomSeedP 属性返回仿真随机种子；混合语言仿真中的 Verilog 模块现以 vhpiVerilogModuleK 类出现在 VHPI 中，Verilog 预处理器支持带参数宏。
GDSFactory芯片版图设计自动化发行AI 评分2222 GDSFactory v9.40.0 发布
GDSFactory 发布 v9.40.0，在 euler() 中预计算 Fresnel 系数与 Chebyshev 基以提升性能，并新增更多形状。
GDSFactory芯片版图设计自动化发行AI 评分1515 GDSFactory v9.39.3 发布
GDSFactory 发布 v9.39.3，修复 bend 的 s 偏移问题（#4457）和 get_netlist 参数 serialization_max_digits 问题（#4454），并启用 schematic 功能（#4455）。
GDSFactory芯片版图设计自动化发行AI 评分1515 GDSFactory v9.39.2 发布：修复 MZI 偏移并调整 KCL 层配置
GDSFactory 发布 v9.39.2，修复了 MZI 偏移问题，并将 kcl.layers 改为在激活时配置而非硬编码为通用 PDK。该版本同时将 release-drafter 依赖从 6 升级至 7。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory v9.39.1 发布：边缘耦合器改用单一路由，新增 LLM 智能体技能
GDSFactory 发布 v9.39.1，边缘耦合器改用 route single，并移除 pdk.activate（现由 .env 处理）。该版本为 3D 几何对象添加唯一名称并支持样本，新增用于组件设计与可视化的 LLM 智能体技能，同时在 autotaper 报错中显示层信息。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.19.3 发布
NVC VHDL 编译器发布 1.19.3 小版本错误修复更新，修正了索引名称的 VHPI 值变化回调（#1428），新增对 VHPI 中物理单位声明迭代的支持（#1437），并修正 `time` 与 `time_vector` 类型的 VHPI 返回格式（#1441）。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory v9.39.0 发布：LayerStack 新增 get_layer_to_mesh_order() 方法
GDSFactory 发布 v9.39.0，为 LayerStack 新增 get_layer_to_mesh_order() 方法，并修复递归网表命名问题。该版本同时将 docker/login-action、setup-qemu-action、setup-buildx-action 从 3 升级至 4。
GDSFactory芯片版图设计自动化发行AI 评分2020 GDSFactory v9.38.0 发布：新增 Port 添加时注册 CrossSection 工厂选项
GDSFactory v9.38.0 发布，新增在添加 Port 时注册 CrossSection 工厂的选项（#4423）。该版本修复了 dont_validate 的 radius 问题（#4427），并将 astral-sh/setup-uv 依赖从 6 升级至 7（#4425）。
YosysHQ Yosys 综合发行AI 评分3333 Yosys 0.63 发布
Yosys 0.63 发布，为 Gowin GW1N 和 GW2A 增加 DSP 推断，并为 Xilinx 架构的 preadder 增加减法支持。新增以命令方式运行 SAT 求解器的基础设施，以及 equiv_induct、equiv_simple 的 -ignore-unknown-cells 选项和 memory_libmap 的 -force-params 选项。
Icarus VerilogAI 评分2222 Icarus Verilog 稳定版 13.0 发布
Icarus Verilog 发布稳定版 13 分支的首个版本 13.0，发布说明与构建方法见文档。官方计划构建 Windows 二进制文件，但因未签名，Windows 可能对其存在兼容问题。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.2 发布
NVC VHDL 编译器发布 1.19.2 小版本错误修复更新，修复了使用 `--dump-arrays` 转储波形时设计含空记录数组导致的崩溃（#1420），以及使用 `--preserve-case` 分析后通过 `-g` 在命令行设置泛型时的报错（#1421）。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.1 发布
NVC VHDL 编译器发布 1.19.1 小版本错误修复更新。