Sigasi 网络研讨会：如何在芯片设计中安全集成 AI 生成代码
Sigasi 举办网络研讨会，介绍其 Visual HDL 如何将 AI 生成代码与确定性验证结合，以安全集成到芯片设计流程中。该研讨会于 3 月 24 日直播，面向希望借助 AI 提速但不愿承担相关风险的工程师。Sigasi 强调获胜的工作流不是单靠 AI，而是 AI 加确定性验证。
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Sigasi 官方动态AI 评分1818 Verilator／VeripoolAI 评分4242 Verilator 5.048 发布
Verilator 5.048 于 2026-04-26 发布，具体变更收录于发行版 Changes 文件并在页面中汇总。该版本延续 5.x 系列对 SystemVerilog 覆盖组、约束、DPI 与 VPI 等能力的支持与优化，并列出各变更的建议者与实现者。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.11.0 发布
Chisel v7.11.0 发布，core 新增 Wire 关联支持与运行时定义选项组的 DynamicGroup，并加入 LTL past 算子；svsim 支持可配置的 expect 失败值格式化。
NVC VHDL编译器发行AI 评分4747 NVC VHDL 编译器 1.20.0 发布，大幅改进 Verilog 与混合语言支持
NVC VHDL 编译器发布 1.20.0，大幅改进 Verilog 与混合语言支持。新增 vhpi_ext_nvc.h 头文件定义专有 VHPI 扩展，并加入 vhpiRandomSeedP 属性返回仿真随机种子；混合语言仿真中的 Verilog 模块现以 vhpiVerilogModuleK 类出现在 VHPI 中，Verilog 预处理器支持带参数宏。
Sigasi 官方动态AI 评分2222 Sigasi 谈 RTL 开发中的 AI：以确定性语义校验保持工程师控制权
Sigasi 发文阐述 AI 在 RTL 开发中的定位：AI 助手与智能体可快速生成 HDL、重构模块、提出修复建议，但生成代码仍需在完整项目上下文中评审与验证。
思尔芯AI 评分1818 思尔芯将参展Andes RISC-V CON 2026全球四城巡回，演示S8-100原型验证系统
思尔芯将以主题演讲加现场展台Demo形式参与Andes RISC-V CON 2026全球巡回，现场演示Andes最新处理器在其新一代原型验证系统S8-100上的运行效果。大会于4月15日至5月14日依次在新竹、圣何塞、北京、上海举行，聚焦AI、车用电子、数据中心及IoT等议题。思尔芯副总裁陈英仁将在北京站和上海站分享与Andes在RISC-V生态共建中的实战经验。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.10.0 发布
Chisel v7.10.0 发布，新增 bool 的 asReset 转换、ChiselSim 的 Instance Choice 支持、svsim 的 -debug_access 控制，以及域子字段访问、字符串拼接和域实例化操作。
CHIPS Alliance精选AI 评分6262 
用 Topwrap 与 Guineveer 设计模块化可复用 RISC-V SoC
CHIPS Alliance 介绍如何用数字设计聚合框架 Topwrap 搭配 RISC-V 参考 SoC Guineveer，组装、扩展并测试自定义 SoC。
推荐理由：原文以 Guineveer 参考 SoC 为例，展示用 Topwrap 的 YAML 描述增删 IP 并接入 Renode、Verilator 与 FPGA 测试的流程。
CircuitSutra Technologies 官方动态AI 评分1818 CircuitSutra 登上 SiliconIndia 封面，因高层抽象左移方法学领导力获认可
CircuitSutra Technologies 登上 SiliconIndia 封面，获认可在高层抽象左移方法学上的领导地位。该公司自 2005 年起专注改变半导体芯片与电子系统设计方式，早期即押注当时仍在成长的 SystemC 技术。文章指出，随着设计系统逐年复杂，设计抽象层高于 RTL 已从细分选择变为必要，ESL 等方法学正走到前台。
Sigasi 官方动态AI 评分1515 Sigasi 将在 BCDC 芯片设计研讨会演讲：AI 辅助 HDL 的实践与风险控制
Sigasi 将参加 3 月 25 日在德国埃尔朗根 Fraunhofer IIS 举办的 BCDC 第四届芯片开发会议，主题为“芯片设计中的 AI”。
Sigasi Visual HDL发行说明 官方动态AI 评分4040 Sigasi Visual HDL 2026.1 发布：新增产品手册与 Verilog 高亮改进
Sigasi 发布 Visual HDL 2026.1，重点改进用户体验与第三方工具集成。新版产品手册导航更完整并新增“Getting Started”章节，Verilog/SystemVerilog 代码高亮覆盖更多构造与边界情况，SystemVerilog 方法支持在跳转定义、重命名和查找引用上更精确。
Sigasi 官方动态AI 评分3838 Sigasi Visual HDL 2026.1 发布
Sigasi 发布 Visual HDL 2026.1，提升混合 VHDL/SystemVerilog 设计的语言理解、导航精度、lint 覆盖与项目集成能力。该版本以确定性、可复现的诊断对 AI 生成 RTL 做完整语义项目模型校验，检查类型、层次、作用域与依赖，帮助工程师更早发现问题。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.2 发布
NVC VHDL 编译器发布 1.19.2 小版本错误修复更新，修复了使用 `--dump-arrays` 转储波形时设计含空记录数组导致的崩溃（#1420），以及使用 `--preserve-case` 分析后通过 `-g` 在命令行设置泛型时的报错（#1421）。
FOSSi FoundationAI 评分3030 
FOSSi Foundation 通讯 El Correo Libre 第 94 期
FOSSi Foundation 的 Matt Venn 因创办 Zero to ASIC Course 和 Tiny Tapeout 项目，获欧洲开源奖技能与教育特别表彰。
Real Intent 官方动态精选AI 评分6060 
Real Intent 发布 Conquest MAI 微架构完整性签核工具
Real Intent 宣布推出 Conquest MAI，称其为业界首款微架构完整性签核工具，可在 RTL 设计过程中跨层级自动识别 FSM、FIFO、计数器、移位器和存储器等标准功能组件（SFC）并做局部完整性检查。
推荐理由：厂商自述的微架构完整性签核工具，用抽象检查替代布尔求解，可对照其速度与覆盖范围说法。
Sigasi 官方动态AI 评分2020 Sigasi 用户调查揭示 RTL 质量、工作流现状与 AI 集成方向
Sigasi 在成立 18 年之际对数百名用户开展调查，结果显示近 60% 用户每天使用 Sigasi，超 80% 用于 FPGA 设计、超 50% 用于 ASIC/SoC 或 IP 设计。
Sigasi 官方动态AI 评分1515 Sigasi 将参展 GOMACTech 2026，展示 Sigasi Visual HDL 2026.1
Sigasi 宣布将参加 3 月 9–12 日在路易斯安那州新奥尔良 Ernest N. Morial 会议中心举行的 GOMACTech 2026，并在 205 号展位与参会者交流。
CHIPS Alliance Chisel 发行AI 评分2525 Chisel v7.9.0 发布
Chisel v7.9.0 发布，为 ExtModule 增加 requirements 参数，并在 svsim 中加入 Verilator 覆盖率设置与报告。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.8.0 发布
Chisel v7.8.0 发布，新增 noModulePrefix、SimulationTestHarnessInterface 与 SimulationTestHarness、FlattenInstanceAllowDedup，并加入 ChiselSim.simulateTest 和 SimulationTestStimulus。
Chipmind 官方动态AI 评分5858 Chipmind 智能体 John 用 20 分钟将 SHA 核集成进 SoC
Chipmind 称其芯片设计智能体 John 在 20 分钟内把 SHA 加密核集成进一颗 SoC，改动 15 个文件且 CI 测试通过，全程无人工交互。John 在既有设计环境中调用 EDA 工具，完成 OBI 到 AXI 桥接、扩展 RTL 测试平台与固件测试并跑通仿真，最终由人类工程师评审通过。
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.19.0 发布
NVC VHDL 编译器发布 1.19.0 版本，新增 PSL `next_e`、`next_e!` 运算符与 `nondet` 内置函数支持，并加入 `-Werror` 分析选项将警告升级为错误。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：用上游 RTL 质量门禁减少验证与调试负担
Sigasi 提出用 Visual HDL 在编码、复用 IP 和集成 AI 生成代码阶段拦截缺陷，其核心诊断具备确定性和可复现性，可在编辑器与 CI 中一致运行。
Blue Pearl Solutions 官方动态AI 评分3838 
为速度而编码：Blue Pearl Visual Verification Suite 如何帮我写出性能更好的 RTL
Adam Taylor 以 AMD Artix-7（xc7a200t-2）上的 FIR 滤波器为例，将 Blue Pearl Visual Verification Suite（VVS）放入迭代流程，用其 COMB 分析定位直接型累加造成的组合逻辑过深问题。
Aldec 官方动态AI 评分3636 Aldec ALINT-PRO 2025.12 新增混合语言设计规则
Aldec 发布 ALINT-PRO 2025.12，在 Premium 规则库中新增一组混合语言设计规则，针对 VHDL 与 Verilog/SystemVerilog 在同一项目中的模块/实体例化与参数传递。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.7.0 发布
Chisel v7.7.0 发布，新增暴露 FIRRTL memory 读写延迟参数的功能。该版本修复了 ChiselStage$ 中 DedupGroup Phase 的使用问题，并针对 Windows 下验证目录路径问题及 firtool 1.138.0 添加了 workaround。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.6.0 发布
Chisel v7.6.0 发布，core 为端口 Seq 新增 associate 方法，并为 UnitTests main 增加 runpath 选项。后端代码生成修复了连接右侧视图的名称前缀问题，1-1 视图前缀改为取自视图目标名，涉及 FlatIO 常见场景。此外为更多模块类型添加源定位器，改进 svsim 非法 poke 的错误信息，并将 commons-text 更新至 1.15.0。
Sigasi 官方动态AI 评分1515 Sigasi Visual HDL 面向 (E)CAD 经理的 7 项优势
Sigasi Visual HDL 面向 (E)CAD 经理列出 7 项优势，核心是把 IDE 级智能引入 VHDL、SystemVerilog 及混合语言设计。
Chipmind 官方动态AI 评分4040 Chipmind：超越 RTL，处理数字设计的长尾交付物
Chipmind 官方阐述其 AI 设计助手将 IP-XACT（IEEE 1685）、SystemRDL 等标准化元数据作为一等输入输出，并同步生成寄存器映射、文档与固件头文件。
Sigasi 官方动态AI 评分2222 Sigasi 解读 2024 Wilson 功能验证报告：验证正在吞噬芯片项目进度
Sigasi 援引 2024 Wilson Research Group 功能验证趋势报告指出，2024 年仅 14% 的 IC/ASIC 项目实现首次流片成功，为近 20 年最低；FPGA 项目仅 13% 无重大缺陷逃逸。
Sigasi 官方动态AI 评分2929 Sigasi Visual HDL 下载量突破 12,000 次
Sigasi Visual HDL 自 2024 年 6 月 19 日发布以来，在 VS Code 市场下载量已超 12,000 次，不含官网直接下载。月下载速度从 2024 年 6 月至 2025 年 9 月的 650 次升至目前超 2,000 次，达到 10,000 次用了一年多，之后不到 2 个月又增 2,000 次。
FOSSi FoundationAI 评分2222 
El Correo Libre 第92期：Advent of FPGA 竞赛、COSMIC 安全飞地项目与 FuseSoC 新增 SPDX 支持
Jane Street 工程师 Anish Singhani 发起 Advent of FPGA 竞赛，要求用可综合硬件解决 Advent of Code 2025 题目，提交截止 2026 年 1 月 16 日，奖品含 UltraScale+ FPGA 开发板。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.5.0 发布：ExtModule 与 Params 移出 experimental 并弃用
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用，同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps，并支持绝对路径 source locators；CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
CHIPS AllianceAI 评分3333 SiFive 工程师 Jack Koenig 谈 Chisel 与 FIRRTL 的开源芯片设计演进
SiFive 高级主任工程师 Jack Koenig 是 Chisel 与 FIRRTL 项目任职最久的维护者之一，十年来参与将 FIRRTL 从原型推进到生产，并推动其 Scala 重实现及基于 MLIR 的 CircuitIR 重写。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 验证框架网络研讨会点播上线
Sigasi 上线其 2026 年首场网络研讨会点播，演示如何用 Sigasi Visual HDL 的 shift-left 方法在验证阶段节省时间与成本，面向 SystemVerilog 与 VHDL 的设计和验证工程师。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
Sigasi 官方动态AI 评分2525 Sigasi Visual HDL 在 Google Antigravity 中运行验证
Sigasi 运营副总裁 Mark Christiaens 在 Fedora 43 上试用 Google 随 Gemini 3 发布的智能体开发平台 Antigravity，确认现有 VS Code 版 Sigasi Visual HDL 扩展无需修改即可安装运行，项目可被完整分析并支持图表、导航与文档功能。
NVC VHDL编译器发行AI 评分1010 NVC VHDL 编译器 1.18.2 发布
NVC VHDL 编译器发布 1.18.2 小版本错误修复更新，修复了一处会导致 `x * x` 结果为零的误优化（#1338，来自 @Blebowski），并解决了 #1239、#1332、#1334、#1335、#1347、#1348 等若干其他小问题。
FOSSi FuseSoC构建管理发行AI 评分2222 FuseSoC 2.4.5 发布
FuseSoC 2.4.5 发布，新增基于 URL 的库同步支持，并加入 SPDX 生成过滤器。该版本还修正了 copyto 到目录时的 EDAM 文件名，并在过滤器出错时输出堆栈跟踪。
YosysHQ 官方动态AI 评分1818 
YosysHQ 发布 Tabby CAD Suite 20251111 版本
YosysHQ 发布 Tabby CAD Suite 十一月版本，SBY 新增 cycle_width N 选项，用于设置 VCD 波形中全局时钟周期的时间步数，仅在启用 vcd_sim 时生效。Yosys 的 RTLIL 解析器和 pyosys 绑定已重写，官方称不引入功能变化，但可提升执行时间与可维护性。