IDS-AI 如何用 SpecCheck 智能体打造“黄金规格”
Agnisys 介绍 IDesignSpec-AI（IDS-AI）中的 SpecCheck 智能体如何检查规格是否达到“黄金规格”要求。该智能体先对规格做规则与 AI 语义分析，覆盖 CSR 模型（如 IP-XACT、SystemRDL），标记矛盾冲突、行为缺失、寄存器与字段错误、术语不一致、时序/复位/顺序问题及多文件间不一致，并通过受人工干预与批准的自校正循环修正。
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Agnisys 官方动态AI 评分3838
Agnisys 官方动态AI 评分2222 
如何打造“黄金规范”：Agnisys 谈 SoC/IP 规范的关键属性
Agnisys 提出“黄金规范”应作为 SoC 与 IP 架构及预期行为的单一权威来源，供设计、验证、编程、测试等团队共用。其 IDesignSpec-AI（IDS-AI）可处理文本、PDF、HTML、Markdown 等非结构化格式及 SystemRDL、IP-XACT、YAML、XML 等机器可读格式。
Chipmind 官方动态AI 评分3838 
如何用 Chipmind Agents 与 RTL Canvas 操作 IP-XACT
Chipmind 介绍如何用 RTL Canvas 将 IP-XACT 元数据可视化为原理图，并由 Chipmind Agents 在底层执行编辑。以开源 PULPino 打包中 882 行 XML 的 apb_uart 组件为例，画布按总线类型着色、折叠物理端口，代理通过 add_instance、connect 等类型化操作生成结构化增量并以 Visual Diff 呈现。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 协同仿真运行期选项配置方法
OSVVM 协同仿真程序无法像普通 C/C++ 程序那样通过 main 接收命令行参数，因此改用 vusermain.cfg 文件在运行期指定各节点的“命令行”。
Amazon Web Services 官方动态AI 评分2222 
AWS Unified Operations 如何加速芯片流片：EDA 工作负载的运维支持
AWS 介绍其最高级别支持服务 Unified Operations 如何面向在 AWS 上运行 EDA 负载的半导体公司提供专属团队支持。
Agnisys 官方动态AI 评分4040 
Agnisys 推出 IDS-NoC：面向现代 SoC 的可配置 NoC IP 生成器
Agnisys 推出 IDS-NoC 可配置生成器，可按用户定义配置自动生成 NoC IP，支持拓扑、路由算法、仲裁策略及 initiator/target 数量等参数。生成的 NoC 采用 mesh 拓扑，通过 Network Interface 将 AXI4 事务打包为 72 位定宽 flit 传输，并按写地址/写数据、写响应、读地址、读数据划分四条虚拟通道以降低死锁风险。
OSVVM 官方验证方法新闻AI 评分3838 
用 rv32 与 OSVVM 协同仿真联合调试 RISC-V 代码与逻辑
在 OSVVM 协同仿真环境中，rv32 RISC-V 指令集仿真器（ISS）内置的 gdbserver 代码可让 GDB 通过 TCP/IP socket 以远程目标方式连接，从而在逻辑仿真器之外同时调试 RISC-V 应用代码。
OSVVM 官方验证方法新闻AI 评分3838 
如何调试 OSVVM 协同仿真程序
OSVVM 自 2023.01 版本起支持协同仿真，可将 C/C++ 代码编译为宿主机程序并与逻辑仿真通过 API 交互。文章介绍用 GDB 调试这类协同仿真代码：GHDL 直接调试其生成的可执行文件并加载 VUser.so 符号，NVC 则调试 nvc 可执行文件并从批处理日志复制命令行参数。建立 GDB 连接后可接入 Eclipse 等 IDE，实现软件与逻辑在同一验证环境中的双重调试。
Sigasi RTL技术文章 官方动态AI 评分4040 Sigasi Visual HDL 推出面向团队与 AI 智能体的高级项目设置管理
Sigasi 为 Visual HDL 推出增强的项目设置管理方法，设置存于项目目录下的 .sigasi/settings.json，采用支持注释的 JSONC 格式。
Agnisys 官方动态AI 评分2525 
Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 2026.05 版本 SetAxi4Options/GetAxi4Options 在时间 0 调用非 AXI4 总线参数会崩溃
OSVVM 2026.05 中，测试用例在时间 0 调用 SetAxi4Options/GetAxi4Options 并传入非 AXI4 总线值参数（如 BRESP）时会崩溃，因新实现直接引用尚未构造的 params 数据结构。解决方法是在进程开头加 WaitForClock(ManagerRec, 0)，其行为与旧版一致且不产生等待。该实现简化了向 VC 添加参数，作者计划推广到其他 VC。
OSVVM 官方验证方法新闻AI 评分5858 
OSVVM 作者详解如何构建协仿真验证组件：以 PCIe VC 为例
OSVVM 作者以 2026.01 版本新增的 PCIe 协仿真 VC 为例，说明如何把 C 协议模型接入 VHDL 验证组件。文章拆解了 MIT 记录信号、VUserMain 入口、VTrans 外部过程与适配层之间的连接方式，并介绍用背靠背自洽测试和 Altera Cyclone V PCIe Hard IP 仿真模型验证该 VC 的两条路径。
Sigasi RTL技术文章 官方动态AI 评分2222 如何在 Verilog 中编写复位逻辑
Sigasi 技术文章讲解同步数字电路中 Verilog/SystemVerilog 复位的写法，对比同步复位与异步复位的优缺点，并给出异步复位、同步复位及覆盖式同步复位的标准代码模板。文章强调同一进程内要么复位全部信号、要么全部不复位，否则综合可能引入锁存器、时钟使能或额外逻辑；Sigasi Visual HDL 可为时钟化 always 与 always_ff 进程生成代码模板。
Axiomise 官方动态AI 评分3838 
Axiomise 详解 ADEPT FV 形式验证流程：从设计到流片
Axiomise 提出 ADEPT FV 形式验证流程，以 Avoid、Detect、Erase、Prove 四阶段贯穿设计全程，目标是尽早发现缺陷、证明正确性并持续构建覆盖率，从而减少流片风险。
Axiomise 官方动态AI 评分3838 
Axiomise 基于智能追踪器抽象的串行数据包设计穷尽形式验证案例
Axiomise 的 Ashish Darbari 以案例形式展示了如何用形式验证穷尽验证串行数据包设计。这类设计因每个数据包状态依赖此前所有在途数据包的历史而难以验证，作者采用智能追踪器（smart tracker）抽象，结合不变量作为辅助属性与 assume-guarantee 流程，在保证不遗漏合法行为缺陷的同时改善证明收敛。
Axiomise 官方动态AI 评分3838 
Axiomise 总结成功部署形式验证的十条规则
Axiomise 的 Ashish Darbari 基于在 OneSpin Solutions 的 EDA 从业经历与 DVCon USA 讨论，提出成功部署形式验证的十条规则，强调形式验证成功靠方法论与纪律而非博士学位。
CHIPS Alliance精选AI 评分6262 
用 Topwrap 与 Guineveer 设计模块化可复用 RISC-V SoC
CHIPS Alliance 介绍如何用数字设计聚合框架 Topwrap 搭配 RISC-V 参考 SoC Guineveer，组装、扩展并测试自定义 SoC。
推荐理由：原文以 Guineveer 参考 SoC 为例，展示用 Topwrap 的 YAML 描述增删 IP 并接入 Renode、Verilator 与 FPGA 测试的流程。
Blue Pearl Solutions 官方动态AI 评分3838 
为速度而编码：Blue Pearl Visual Verification Suite 如何帮我写出性能更好的 RTL
Adam Taylor 以 AMD Artix-7（xc7a200t-2）上的 FIR 滤波器为例，将 Blue Pearl Visual Verification Suite（VVS）放入迭代流程，用其 COMB 分析定位直接型累加造成的组合逻辑过深问题。
Real Intent 官方动态AI 评分4747 
Rivos 基于 Real Intent Meridian RDC 的 AI LLM 芯片复位域交叉方法
Rivos 在 AI LLM 与数据分析数据中心芯片的 RTL 签核流程中采用 Real Intent Meridian RDC 做复位域交叉（RDC）签核，在 IP 与芯片两级运行其层次化流程。初始设置约需数小时，借助已有的 Meridian CDC 设置与自动生成输入文件，完整验证并清理设置约需一周；设计、架构与固件团队共同评审复位场景、违例与约束，最终签核允许部分 waiver。
Sigasi 官方动态AI 评分2525 Sigasi Visual HDL 在 Google Antigravity 中运行验证
Sigasi 运营副总裁 Mark Christiaens 在 Fedora 43 上试用 Google 随 Gemini 3 发布的智能体开发平台 Antigravity，确认现有 VS Code 版 Sigasi Visual HDL 扩展无需修改即可安装运行，项目可被完整分析并支持图表、导航与文档功能。