NVC VHDL 编译器 1.23.1 发布
NVC VHDL 编译器发布 1.23.1 小版本错误修复更新。
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NVC VHDL编译器发行AI 评分1515
YosysHQ 官方动态AI 评分5252 
YosysHQ 博客介绍 EDAcation：把 FPGA 硬件综合过程可视化
YosysHQ 博客刊出 Hendrik Folmer 的客座文章，介绍 EDAcation 这一 Visual Studio Code 扩展，它把开源 FPGA 工具链整合进单一环境，将综合、布局布线与可视化放在同一工作流中。
FOSSi FoundationAI 评分2222 
FOSSi Foundation《El Correo Libre》第100期：ORConf 2026、FuseSoC 15周年与OpenTitan Peppermint
FOSSi Foundation发布《El Correo Libre》第100期，回顾ORConf 2026以近200名注册者、60余场演讲成为迄今最大一届。开源包管理与构建工具FuseSoC迎来15周年，已支持EDAM过滤器、虚拟核冲突处理、Edalize流程API及GHDL仿真器等，源码以BSD 2-Clause许可发布。
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.23.0 发布
NVC VHDL 编译器发布 1.23.0 版本，新增对 SystemVerilog 赋值模式表达式、过程断言和定宽类型转换的支持，并可通过捆绑的 VHPI 插件实现随机信号初始化以排查复位问题。
CHIPS AllianceAI 评分3838 
CHIPS Alliance 开源 I3C Core 新增 Host Controller 支持
CHIPS Alliance 成员 Antmicro 为开源 I3C Core 实现了 Host Controller 支持，此前该核仅支持 Target 模式。
YosysHQ nextpnr 布局布线发行AI 评分1818 nextpnr 0.11.1 发布，修复 WASM 构建问题
YosysHQ 发布 nextpnr 0.11.1，这是针对 0.11 版本的补丁更新，修复了此前损坏的 WASM 构建。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.22.1 发布，修复波形转储与覆盖率问题
NVC VHDL 编译器发布 1.22.1 小版本错误修复更新，波形转储现可输出多个顶层单元而非仅首个精化单元。该版本修复了 `--per-file` 报告中同一实体两个实例泛型值不同时的语句覆盖率错误（#1567），以及记录中非约束字段选中名使用 `vhpi_put_value` 导致的崩溃回归（#1624）。
KLayoutAI 评分2222 KLayout 0.30.10 版本发布
KLayout 发布 0.30.10 版本，修复缩放实例下深 DRC 失败、切换工艺时 PCell 实例化错误、Python 对象不支持弱引用等问题。该版本新增网格粗细切换快捷键，DRC 双层检查不再强制合并第一输入以加速运算，并改用多绘制线程渲染 image_with_options。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 LBC-bench 公开榜单，评测 LLM 在芯片设计与验证任务上的表现
Si2 宣布上线 LBC-bench，这是一个公开、开源的榜单，用于追踪大语言模型和 AI 智能体在半导体设计与验证任务上的表现，网站代码已在 GitHub 开源。
推荐理由：Si2 以联盟形式推出公开榜单，把 LLM 在芯片设计与验证任务上的评测数据与网站代码一并开源，便于复现与横向比较。
Silicon Integration InitiativeAI 评分5858 Si2 AI/ML 工作组公开发布面向 EDA 的 AI 本体
Si2 AI/ML Schema/Ontology 工作组公开发布其 AI for EDA Ontology，以 Apache 2.0 许可在 GitHub 开源，目标是提供示例本体与用例，支持 EDA 智能体系统实验。
NVC VHDL编译器发行AI 评分5858 开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用
开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。
FOSSi FuseSoC构建管理发行AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。
中国科学院计算技术研究所精选AI 评分7676 
计算所等联合在 ICLR 2026 发表 CircuitNet 3.0 开源数据集
计算所李华伟-穆嘉楠课题组联合香港中文大学、北京大学在 ICLR 2026 发表论文，提出面向 AI 驱动芯片设计的开源数据集 CircuitNet 3.0。该数据集以 8,659 个通过综合与仿真验证的开源 RTL 设计为基础，经工业级 EDA 流程生成超过 15,000 个设计实例，覆盖 RTL、门级网表到物理布局阶段，每个样本含 RTL 代码与文本描述、结构化图表示和版图图像，并配套经 EDA 流程验证的时序与功耗指标。
推荐理由：论文给出 CircuitNet 3.0 的构建流程与跨阶段多模态数据，可用于比较 AI for EDA 时序与功耗预测的数据条件。
IEEE TCAD精选AI 评分7171 ChiGen：面向 EDA 工具测试的自底向上 Verilog 设计生成方法
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
Qucs-S电路仿真发行AI 评分2020 Qucs-S 26.1.1 发布
Qucs-S 发布 26.1.1 版本，修复了 Xyce 无仿真网表生成时的段错误、符号文件另存时自动补 .sym 后缀、SpiceLibComp 引脚解析与对话框输入校验，并处理了端口终止的空情况。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.20.1 发布，修复 1.20.0 中的崩溃与覆盖率报告回归
NVC VHDL 编译器发布 1.20.1 小版本错误修复更新，解决 1.20.0 中发现的多个问题。该版本修复了常量参数匹配关系运算符求值时的崩溃（#1495），并修复了覆盖率报告生成中的若干回归（#1490、#1494），另解决多个次要缺陷（#1498、#1505、#1512、#1496）。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.7 发布
Edalize 0.6.7 发布，修复 xcelium 的 cocotb 支持，ghdl 新增 cocotb 支持并正确处理多个库，vcs 修复导致无条件重建的拼写错误并将参数限定到顶层，vivado 修复未运行 pnr 时的 bug，sim 仅在启用 cocotb 时运行 cocotb-config。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.11.0 发布
Chisel v7.11.0 发布，core 新增 Wire 关联支持与运行时定义选项组的 DynamicGroup，并加入 LTL past 算子；svsim 支持可配置的 expect 失败值格式化。
NVC VHDL编译器发行AI 评分4747 NVC VHDL 编译器 1.20.0 发布，大幅改进 Verilog 与混合语言支持
NVC VHDL 编译器发布 1.20.0，大幅改进 Verilog 与混合语言支持。新增 vhpi_ext_nvc.h 头文件定义专有 VHPI 扩展，并加入 vhpiRandomSeedP 属性返回仿真随机种子；混合语言仿真中的 Verilog 模块现以 vhpiVerilogModuleK 类出现在 VHPI 中，Verilog 预处理器支持带参数宏。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.19.3 发布
NVC VHDL 编译器发布 1.19.3 小版本错误修复更新，修正了索引名称的 VHPI 值变化回调（#1428），新增对 VHPI 中物理单位声明迭代的支持（#1437），并修正 `time` 与 `time_vector` 类型的 VHPI 返回格式（#1441）。
YosysHQ Yosys 综合发行AI 评分3333 Yosys 0.63 发布
Yosys 0.63 发布，为 Gowin GW1N 和 GW2A 增加 DSP 推断，并为 Xilinx 架构的 preadder 增加减法支持。新增以命令方式运行 SAT 求解器的基础设施，以及 equiv_induct、equiv_simple 的 -ignore-unknown-cells 选项和 memory_libmap 的 -force-params 选项。
Icarus VerilogAI 评分2222 Icarus Verilog 稳定版 13.0 发布
Icarus Verilog 发布稳定版 13 分支的首个版本 13.0，发布说明与构建方法见文档。官方计划构建 Windows 二进制文件，但因未签名，Windows 可能对其存在兼容问题。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.2 发布
NVC VHDL 编译器发布 1.19.2 小版本错误修复更新，修复了使用 `--dump-arrays` 转储波形时设计含空记录数组导致的崩溃（#1420），以及使用 `--preserve-case` 分析后通过 `-g` 在命令行设置泛型时的报错（#1421）。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.1 发布
NVC VHDL 编译器发布 1.19.1 小版本错误修复更新。
YosysHQ Yosys 综合发行AI 评分3636 Yosys 0.62 发布：新增 opt_balance_tree 等命令与选项
Yosys 0.62 发布，新增实验性 opt_balance_tree 命令，可将级联单元转换为树状结构以改善时序。verific 增加 -sv2017 标志支持 SystemVerilog 2017，并支持从文件列表读取 VHDL。
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.19.0 发布
NVC VHDL 编译器发布 1.19.0 版本，新增 PSL `next_e`、`next_e!` 运算符与 `nondet` 内置函数支持，并加入 `-Werror` 分析选项将警告升级为错误。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.4 发布：新增 apicula、trellis 流程与 xcelium 等工具支持
Edalize 0.6.4 新增 apicula、trellis 两个流程，以及 gowinpack、openfpgaloader、ecppack、xcelium 四个工具支持。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.5.0 发布：ExtModule 与 Params 移出 experimental 并弃用
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用，同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps，并支持绝对路径 source locators；CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
YosysHQ Yosys 综合发行AI 评分5858 Yosys 0.60 发布，新增 SDC 读取与 OpenSTA 集成
Yosys 发布 0.60 版本，新增用于读取 SDC 文件的 sdc 命令，并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令，read_verilog 支持无尺寸参数，并增加静态库编译选项。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
CHIPS Alliance精选AI 评分7878 Verilator 无需补丁即可展开上游 UVM 2017-1.0
CHIPS Alliance 宣布开源 RTL 仿真器 Verilator 现在可以展开上游 UVM 2017-1.0，无需任何补丁或变通方案。这一进展由 Antmicro 在 CHIPS Alliance 内主导，Verilator 维护者 Wilson Snyder 及开源社区参与补充。
推荐理由：开源仿真器 Verilator 无需补丁即可展开上游 UVM 2017-1.0，文中给出复现步骤与后续路线。
FOSSi cocotb芯片验证官方技术博客精选AI 评分6262 cocotb 2.0 发布，聚焦开发者体验并调整编程接口
基于 Python 的芯片验证框架 cocotb 发布 2.0，2.0.0 于 9 月在 ORConf 现场发布，本周推出 2.0.1。官方称该版本聚焦开发者体验，部分行为调整涉及编程接口，部分测试平台需按迁移指南从 1.x 升级，许多测试平台可不经修改直接运行。
推荐理由：官方说明 cocotb 2.0 聚焦开发者体验并调整编程接口，部分测试平台需按迁移指南更新。
FOSSi FoundationAI 评分2222 
El Correo Libre 第91期：Ainekko 推出 AI Foundry、GitLab 支持 RISC-V Runner、谷歌开源 Coral NPU
Ainekko 宣布推出 AI Foundry，基于 Esperanto Technologies 的 RISC-V Minion 核心构建面向社区的开源 AI 硬件与软件平台，相关项目以 Apache 2.0 许可发布。