Arm AGI CPU 如何支撑大规模高负载智能体 AI 工作负载
Arm 介绍其 AGI CPU 如何支撑大规模智能体 AI 工作负载：该 CPU 以每核更高的内存与 I/O 带宽、更低 TDP 和更高机架密度，作为 AI 基础设施的编排引擎。
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Arm 官方动态AI 评分2222 Verific Design Automation 官方动态AI 评分4040 Verific EDA Store 上线，提供 Parser 平台应用可下载示例
Verific Design Automation 宣布推出 Verific EDA Store，提供基于其 Parser 平台构建的 EDA 点工具及可下载示例应用，首批包括层次浏览器、linter、HDL 编辑器和信号追踪器。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
Chipmind 官方动态AI 评分4242 
Chipmind 推出 RTL Canvas：面向芯片设计智能体的生成式 UI
Chipmind 发布 RTL Canvas，称其为芯片设计工程师与 AI 智能体之间的首个双向契约界面，工程师可在 RTL 图上直接绘制架构意图，智能体生成的改动以可视化差异回显。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
YosysHQ 官方动态AI 评分2828 
YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
ChipNexus 官方动态精选AI 评分6060 ChipNexus 发布 NEX v5.48，扩展无头执行与仿真覆盖率分析
ChipNexus 发布 NEX v5.48，将 NEX 从交互式工程助手扩展为可嵌入自动化流程的平台。新版本扩展无头执行能力，支持基于策略的审批控制、结构化 JSON 输出和工作区安全自动执行，并新增带实时日志流式输出的 simulate 工具。
推荐理由：NEX v5.48 把交互式工程助手扩展为可嵌入 CI 的无头执行平台，并新增仿真与覆盖率分析能力。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
Sigasi 官方动态AI 评分5858 Sigasi Visual HDL 2026.2 发布，新增 MCP 服务器与重写 CLI
Sigasi 发布 Visual HDL 2026.2，围绕 AI 辅助 RTL 开发强化三处能力：Modular Projects 成为新项目默认结构，新增 Sigasi MCP 服务器可向 VS Code + Copilot、Cursor 等 AI 助手提供设计信息，Sigasi CLI 完全重写并支持 daemon 以加快重复调用。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
Real Intent 官方动态AI 评分5858 Real Intent 为 Meridian CDC 增加微架构分析，称违例复核负担降低 95%
Real Intent 宣布为 Meridian CDC 静态签核工具增加微架构分析（MA），称可从 RTL 推断功能意图，识别 FIFO、FSM、计数器、RAM、移位器、寄存器堆和脉冲同步器等结构分析难以完全识别的功能组件。公司称该功能使违例报告精度最高达 98%，设计人员复核负担最多降低 95%。原文将上述数字归于厂商自述，未给出具体设计规模、工艺或独立评测条件。
NVIDIA 官方动态AI 评分2222 
NVIDIA 如何用 Agent Toolkit 构建可信专用 AI
NVIDIA 介绍其 Agent Toolkit，由 Nemotron 开放模型、NemoClaw 蓝图和 OpenShell 运行时组成，为企业和开发者提供可定制、可控制的专用 AI 智能体基础。
OSVVM 官方验证方法新闻AI 评分1818 OSVVM 2026.05 版本将 AXI4 Memory 改为 AXI 字宽
OSVVM 2026.05 版本将 AXI4 Memory 由字节宽改为 AXI 字宽，影响通过 NewID 对内存的间接访问。旧版本调用需将 AddrWidth 改为 AXI_ADDR_WIDTH - AXI_BYTE_ADDR_WIDTH、DataWidth 改为 AXI_DATA_WIDTH。
ChipNexus 官方动态AI 评分5555 ChipNexus 发布 NEX v5.40，重做文件操作并集成 QuestaSim
ChipNexus 发布 NEX v5.40，重做文件操作并新增原生 QuestaSim 集成。文件操作支持自动 diff 与确认、上下文 grep、定向补丁、写入前预览和大文件分页；QuestaSim 侧提供专用 MCP server 与验证工作流，缺失时自动生成 run_sim.do。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.21.1 发布
NVC VHDL 编译器发布 1.21.1 小版本错误修复更新，修复了同名重载子程序调用被误报为歧义（#1560）、VHPI 外部子程序读取标量 out 和 inout 参数（#1570）、过程内分配含无约束字段记录时的内存损坏（#1576），以及进程内常量时间表达式使用 'stable 属性时的崩溃（#1537）。
ChipNexus 官方动态AI 评分3838 NEX v5.34 发布：首个 Lattice 智能体上线
NEX v5.34 发布，首次引入由 Lattice 支持的智能体，支持 Lattice Radiant 集成，可在 NEX 内自动化更复杂任务并保持对智能体操作的透明与控制。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 2026.05 发布：新增构建完成脚本退出与动态向量等更新
OSVVM 发布 2026.05 版本，新增构建完成后脚本退出功能：当设置 ExitOnBuildDone 且未启用交互仿真或调试时，按有无错误返回 1 或 0 退出码。
NVIDIA 官方动态AI 评分5858 
NVIDIA 发布 NemoClaw 智能体蓝图，Cadence、Siemens、Synopsys 等构建工程 AI 智能体
NVIDIA 在 GTC Taipei 展示 NemoClaw，一个用于构建专用长时运行智能体的开放蓝图，含可选编排框架（如 OpenClaw、Hermes）、模型路由和 NeMo 库，核心开源运行时 OpenShell 按策略管控智能体对文件、网络和工具的访问。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20260602 版本
YosysHQ 发布 Tabby CAD Suite 20260602 版本，包含性能与缺陷修复方面的底层改进。该版本将最低支持的 C++ 标准更新为 C++20，并预告下一版本将转向 CMake 构建系统，维护自定义插件的客户需提前准备构建环境与工作流。
CHIPS Alliance Chisel 发行AI 评分2828 Chisel v7.13.0 发布
Chisel v7.13.0 发布，新增面向 Chisel 7 的 ChiselTest 兼容层，并加入用于 Chisel 类型元数据的 circt_debug_* 内建指令。后端将 FIRRTL 版本升至 7.0.0，CIRCT 依赖更新至 firtool-1.149.0，同时修复域定义传播问题并支持 OpaqueTypes 的 Lookupable 查找。
YosysHQ Yosys 综合发行AI 评分3232 Yosys 0.66 发布
Yosys 0.66 发布，要求使用支持 C++20 的 C++ 编译器，并预告下一版本将迁移至 CMake 构建系统。新增 lattice_dsp_nexus pass 用于 Lattice Nexus DSP 推断，synth_gatemate pass 新增 -scopename 选项并传递至 flatten。
KLayoutAI 评分2222 KLayout 0.30.9 版本发布
KLayout 发布 0.30.9 版本，修复屏幕尺寸断言崩溃与堆内存释放后使用问题，并解决单元库重载失效、技术专属 python 目录未加入路径等缺陷。该版本新增库 API 细粒度控制、LayoutView 的 on_current_layer_changed_event 发布、Python/Ruby 标签真实文本边界框，以及所有模式下放置过孔等增强。
ChipAgents 官方技术博客AI 评分5858 
ChipAgents 推出一周年回顾：用波形智能体处理 TB 级仿真调试
ChipAgents 发布博客回顾 Waveform Agents 推出一周年，称其面向芯片验证波形调试，通过选择性波形提取、跨文件信号追踪和自动回归分诊，在 TB 级仿真数据上运行，可检测设计或测试平台中的功能失败与断言违规，无需预设错误特征。
思尔芯AI 评分5858 
思尔芯推出DFI适配内存模型方案，支持DDR5/LPDDR5原型验证
思尔芯推出DFI适配验证解决方案，其Memory Model IP利用FPGA已有DDR4物理接口模拟DDR5、LPDDR5及HBM2E/3行为，并增加可观测可控制的后门接口。
培风图南AI 评分4242 培风图南 Mozz TCAD 2026.04 版本发布
上海培风图南半导体发布 TCAD 套件 Mozz TCAD 2026.04 版本，在仿真效率、求解稳定性、模型精度和操作便利性上均有提升。器件仿真工具 Mozz Device 新增 MixMode 混合模式仿真能力，将分析范围从器件级延伸至电路级，缩短从工艺建模到系统验证的设计迭代周期。该套件覆盖工艺仿真、三维工艺形貌仿真、器件仿真、参数提取、可视化及集成工作平台。
NVC VHDL编译器发行AI 评分5858 开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用
开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.12.0 发布：新增同步有理时钟域等特性
Chisel v7.12.0 发布，核心新增同步有理时钟域，并提供将 extmodule 的 defname 与 desiredName 分开设置的 API、ClockDomain 断言辅助方法及 BaseModule.ignoreParentPrefix。
KLayoutAI 评分2020 KLayout 服务器迁移及 0.30.9–0.30.12 版本更新
KLayout 因新服务器出现问题已回退至原版本，并陆续发布 0.30.9 至 0.30.12 版本。0.30.12 为修复 issue #2434 的热修复版，使用 Ruby PCells 的用户需升级，0.30.11 因严重问题被跳过。@kazzz 已提供 0.30.12 的 MacOS DMG 安装包。
IC Manage 官方动态AI 评分4242 IC Manage GDP-AI 以生成式与智能体 AI 改造 IP 生命周期管理
IC Manage 宣布为 GDP-AI 设计与 IP 管理系统新增生成式与智能体 AI 能力，用 AI 驱动的 IP 打包、IP 支持和 IP 发现流程替代人工，加速系统与半导体公司的 IP 复用。
思尔芯AI 评分5252 
思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.65 发布
Yosys 0.65 发布，新增 arith_tree pass，可将加/减/macc 链转换为进位保存加法器树。该版本移除了 share pass 的 -force 选项，read_verilog 现支持非打包数组的位置赋值模式。
YosysHQ 官方动态AI 评分2222 Tabby CAD Suite 20260512 版本发布
YosysHQ 发布 Tabby CAD Suite 20260512 版本，现已开放下载，该版本包含底层性能改进与缺陷修复。同期 YosysHQ 就面向断言的新中间表示 Property IR 公开征求意见，RFC 文档已发布。
FOSSi FuseSoC构建管理发行AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。
ChipNexus 官方动态AI 评分1818 ChipNexus NEX v5.25 发布：自动化日常工作
ChipNexus 发布 NEX v5.25，首次推出 Office Word 任务智能体，打通 NEX 与 Word 文档工作流，并改善该集成的打包与跨平台一致性。新版本增加会话导出与清理命令、/report-bug 命令及智能体感知的 /help 指引，同时改进企业离线许可的按需节点锁定与可选节点锁定绕过。此外修复了影响 Office Word MCP 的打包问题并改进子进程环境处理。
IC Manage 官方动态AI 评分4242 IC Manage 增强 GDP-AI：面向 Cadence Virtuoso 定制 IC 设计
IC Manage 宣布对面向 Cadence Virtuoso 定制 IC 设计的 GDP-AI 设计及 IP 管理系统进行重大增强，覆盖高级暂存、快速定制、AI 驱动工作流自动化和图形化设计差异比对。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 推出六集短视频系列，演示 HDL 开发效率功能
Sigasi 推出六集短视频系列，演示 Sigasi Visual HDL 如何帮助 FPGA 和 ASIC 工程师提升效率。视频涵盖 VS Code 中语言服务器的快速导航、100 毫秒内反馈的实时 linting 与快速修复、自动生成框图与状态机等交互式图形视图、智能编辑器加速 RTL 编写、从源码注释提取的即时文档，以及 UVM linting 与拓扑视图调试。
Qucs-S电路仿真发行AI 评分2020 Qucs-S 26.1.1 发布
Qucs-S 发布 26.1.1 版本，修复了 Xyce 无仿真网表生成时的段错误、符号文件另存时自动补 .sym 后缀、SpiceLibComp 引脚解析与对话框输入校验，并处理了端口终止的空情况。
Sigasi 官方动态AI 评分1818 Sigasi 网络研讨会：如何在芯片设计中安全集成 AI 生成代码
Sigasi 举办网络研讨会，介绍其 Visual HDL 如何将 AI 生成代码与确定性验证结合，以安全集成到芯片设计流程中。该研讨会于 3 月 24 日直播，面向希望借助 AI 提速但不愿承担相关风险的工程师。Sigasi 强调获胜的工作流不是单靠 AI，而是 AI 加确定性验证。
Verilator／VeripoolAI 评分4242 Verilator 5.048 发布
Verilator 5.048 于 2026-04-26 发布，具体变更收录于发行版 Changes 文件并在页面中汇总。该版本延续 5.x 系列对 SystemVerilog 覆盖组、约束、DPI 与 VPI 等能力的支持与优化，并列出各变更的建议者与实现者。
ChipNexus 官方动态AI 评分1010 ChipNexus 发布 NEX v5.21：改进控制流与终端交互
ChipNexus 发布 NEX v5.21，重点改进终端日常使用体验：多行输入与键盘处理更顺畅，运行中操作的中断控制更可靠。该版本新增会话白名单等安全保护与可配置提示词大小上限，工具执行被拒时可请求补充上下文而非直接失败，并修复了数值版本比较问题。