Sachin Sapatnekar 获 2026 ACM SIGDA 先驱成就奖
明尼苏达大学 Sachin Sapatnekar 教授在 DAC 2026 上获颁 2026 ACM SIGDA 先驱成就奖。奖项表彰其在 EDA 时序分析与物理设计领域的基础研究贡献、通过高影响力教材推动 EDA 教育，以及在社区中的领导力。该奖旨在表彰对电子设计自动化领域产生持久影响的个人。
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ACM SIGDAAI 评分4040 Semiconductor EngineeringAI 评分2222 为什么热分析不再是签核问题：多物理场分析需前移至架构与布局规划
Keysight EDA 软件解决方案新市场管理总监 Chris Mueth 指出，AI、高性能计算与先进封装推高功率密度，热行为已影响性能、封装架构、机械应力、可靠性与布局规划，热分析不能再留到最终验证阶段。他主张在设计各阶段采用适当精度的仿真与抽象，并用降阶建模、叠加等技术兼顾精度与规模；MCP 可协助编排复杂工具与数据，但 AI 不能替代可信的物理仿真。
Semiconductor EngineeringAI 评分5656 Siemens 将 Tessent 在系统测试加入电压感知监控演示
Siemens EDA 宣布把 Tessent In-System Test 加入与 Movellus Aeonic Insight 掉压检测器、Tessent Embedded Analytics 联合的演示，在 Veloce proFPGA 平台上运行。
ChipNexus精选AI 评分6666 ChipNexus 推出 NEX Analog Agent，可接入 Virtuoso、Spectre 与 Calibre
ChipNexus 宣布 NEX Analog Agent 可用，为其多智能体平台 NEX 增加模拟设计能力，直接对接 Cadence Virtuoso、Spectre 仿真和 Siemens Calibre 物理验证，沿用客户已安装的 EDA 许可与 PDK。
推荐理由：原文列出模拟智能体在 Virtuoso、Spectre、Calibre 上的具体任务与阶段报告方式，可用于判断现有模拟流程的接入条件。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens 博客介绍用 Insight Analyzer 结构分析定位模拟电路浮空网络
Siemens Calibre 博客介绍用 Insight Analyzer 做结构签核，从 VDD、GND 等已知电压源沿电路图传播，标出在给定使能/关断配置下缺少直流路径的网络。
EE TimesAI 评分7070 
Synopsys 与 OpenAI 合作推出 GPT-Synopsys 芯片设计模型
Synopsys 在纽约 2026 投资者日宣布与 OpenAI 合作推出 GPT-Synopsys，用 OpenAI 前沿模型直接操作 Synopsys EDA 工具进行芯片设计与验证推理。
Siemens Calibre 官方技术博客AI 评分4242 
解决 CFET 与背面供电的寄生提取挑战
Siemens Calibre xACT 支持 CFET 建模，并覆盖正面与背面金属层、界面、硅通孔及复杂布线图形的提取，用于分析 CFET 与埋入式电源轨结构中的寄生电阻和电容。
Tom’s HardwareAI 评分6868 
OpenAI 硬件副总裁 Richard Ho 访谈：Jalapeño 如何用 AI 在九个月内完成设计
OpenAI 硬件副总裁 Richard Ho 在访谈中介绍，Jalapeño 推理 ASIC 从零开始到流片约九个月，团队借助 Codex 等 AI 模型提升设计效率，但签核仍使用标准 EDA 流程。他表示这一周期确立了新的设计基线，并称 Jalapeño 在开源模型上同样表现良好，计划 2027 年放量。
ChipAgents 官方技术博客AI 评分3838 
ChipAgents 谈芯片设计的 AI 原生流程：用快速粗估为智能体筛选设计假设
ChipAgents 工程负责人 Mehir 在演讲中指出，多智能体并行生成设计假设的速度可能超过物理评估能力，3D IC 中热、时序、功耗与电迁移/IR drop 的多物理耦合进一步加剧这一瓶颈。
Siemens Questa / Verification Horizons 官方博客AI 评分3838 
Siemens Questa One Verification IQ Compliance Advisor：面向 FMEDA 的功能安全合规工具
Siemens EDA 的 Questa One Verification IQ Compliance Advisor 用于功能安全合规中的 FMEDA 创建与维护，提供贯穿功能安全生命周期的端到端追溯，可从 Jama、Polarion、DOORS 的需求直接关联到 FMEDA 记录。该工具支持从 Excel 和 CSV 导入 FMEDA 数据，并内置版本管理，以减少手工录入与迁移风险。
Agnisys 官方动态AI 评分5858 
Agnisys 推出 IDS-AI 智能体框架，覆盖规格到 RTL 签核
Agnisys 在 DAC 上发布 IDS-AI，称其为面向半导体开发的智能体 AI 框架，可从功能规格、CSR 与 SoC 层级驱动 RTL 生成、验证与确认流程。
行芯科技AI 评分5555 
行芯科技在IDAS 2026发布GloryGrid与GloryET两款新品
行芯科技在2026 IDAS设计自动化产业峰会上发布GloryGrid早期供电网络评估与优化工具和GloryET全芯片签核收敛ECO工具，前者面向FinFET、3DIC、Chiplet场景并原生支持异构集成，后者一站式修复时序、功耗、面积、可靠性违例并支持τ-Aware跨层时序ECO。
行芯科技AI 评分2222 
行芯科技GloryBolt获第三届“中国芯”EDA专项金口碑产品奖
行芯科技全芯片电源/信号线可靠性签核工具GloryBolt在IDAS 2026设计自动化产业峰会上获第三届“中国芯”EDA专项金口碑产品奖，该奖由中国电子信息产业发展研究院与EDA²联合主办，侧重市场应用成效与用户真实评价。
雷峰网AI 评分4747 
Cadence滕晋庆：AI有望让芯片设计时间减半，但资深工程师仍是核心竞争力
Cadence资深副总裁滕晋庆在CadenceLIVE 2026上判断，AI EDA短期内有望让相同制程下设计相同芯片的时间缩短一半，但至少未来五年看不到AI独立生成可用芯片。
EDNAI 评分3838 
AI 如何重塑 IC 签核：信任、速度与智能工作流
西门子 EDA 阐述 AI 在 IC 签核中的定位：核心签核计算仍由确定性算法完成以保证结果可复现，AI 则用于外围任务。AI 已在三方面提升效率：验证作业的资源优化与实时监控、错误分组与优先级排序、跨团队错误分派协作。文中举例称一家领先 GPU 厂商借助 AI 驱动的可视化分析将验证时间缩短 50%，把数周工作压缩到数天。
KLayoutAI 评分1717 KLayout 0.30.12 热修复发布
KLayout 发布 0.30.12 热修复版本，修复 Ruby PCell 导致的应用崩溃问题（#2434）。该版本紧随 8 月 23 日的 0.30.11，后者包含 Python API 整数范围检查、LEF/DEF 导入跳过重复 Macro、DRC 回归修复及实验性自定义 PCell 参数页支持等改动。
KLayoutAI 评分2222 KLayout 0.30.11 版本发布
KLayout 发布 0.30.11 版本，修复 Python API 整数范围检查与 MIN_INT 字符串反序列化问题，并解决 OASIS 错误信息中单元名跳过、DXF 零层重复生成等缺陷。该版本新增 LEF/DEF 导入跳过重复 Macro、选择框样式可视化“Select”与“Partial”，并实验性支持自定义 PCell 参数页。
Siemens Calibre 官方技术博客AI 评分5555 
Siemens Calibre Vision AI 新增 DRC 调试协作工作流
Siemens 在 Calibre 官方博客介绍 Calibre Vision AI 的 DRC 调试协作工作流，包括 Signal 状态跟踪、全局检查与单元过滤以及工作区保存导出。
ChipAgents 官方技术博客AI 评分5050 
ChipAgents 如何用 AI 智能体加速时序收敛
ChipAgents 介绍其构建 AI 智能体闭环以加速时序收敛的方法：在 RTL 阶段为智能体提供分钟级的快速 PPA 反馈，使其能比较不同方案、剔除导致功耗或面积不可接受回退的时序修复。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens 推出 Calibre Vision AI，将数十亿 DRC 违例归并为可处理信号
Siemens 在 Calibre 官方博客介绍 Calibre Vision AI，用于先进节点 DRC 调试，把数十亿条违例压缩为数百个可处理的 Signal。
Real Intent 官方动态精选AI 评分6262 Real Intent 发布 Riven 签核 AI 智能体，称签核提速最高 10 倍
Real Intent 发布 Riven 签核 AI 智能体，称可在其全部静态签核工具流程中把签核提速最高 10 倍。该智能体基于生成式与智能体 AI，提供工具知识查询、违例分析与优先级排序、错误根因定位及修复建议，工程师可修改或采纳建议后再运行签核工具。
推荐理由：厂商自述称该智能体覆盖静态签核的知识查询、违例排序与根因调试，可观察AI如何接入签核流程。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
Real Intent 官方动态AI 评分5858 Real Intent 为 Meridian CDC 增加微架构分析，称违例复核负担降低 95%
Real Intent 宣布为 Meridian CDC 静态签核工具增加微架构分析（MA），称可从 RTL 推断功能意图，识别 FIFO、FSM、计数器、RAM、移位器、寄存器堆和脉冲同步器等结构分析难以完全识别的功能组件。公司称该功能使违例报告精度最高达 98%，设计人员复核负担最多降低 95%。原文将上述数字归于厂商自述，未给出具体设计规模、工艺或独立评测条件。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 将在 DAC 2026 现场演示自主芯片设计
ChipAgents 将在 DAC 2026 展位 #1341 现场演示其多智能体平台如何在现有 EDA 工具与设计环境中自动化设计、验证和调试流程。其与 Analog Devices 的 TechTalk 将讨论智能体 AI 在架构探索、RTL 质量分析、验证加速、物理设计优化与设计收敛中的应用。
Blue Pearl Solutions 官方动态AI 评分2020 Blue Pearl Solutions：有效 RTL 签核需要规则，也需要例外
Blue Pearl Solutions 提出，RTL lint 签核应先建立明确的规则包，再对确有依据的违规授予带说明的豁免。规则包可基于 STARC、DO-254 及 ESA 等专用规则集定制，覆盖 CDC、RDC、FSM、锁存器推断与未连接信号等检查。团队还需跨多次分析跟踪错误、警告与豁免趋势，判断设计是否收敛到可签核状态。
IEEE TCAD精选AI 评分6262 DIONet3D：面向3D IC IR drop预测的双输入双输出深度神经网络
论文提出DIONet3D，一种面向3D IC IR drop预测的双输入双输出神经网络，同时接收上下两层裸片的特征图，经U-Net结构共享主干后同时输出两层裸片的IR drop图。为建模3D供电效应，作者引入物理引导的3D增强PDN表示，用高斯核平滑把平面PDN条带转为空间连续特征，并编码垂直混合键合（HB）/硅通孔（TSV）连接以刻画跨裸片供电。方法还采用多损失函数动态加权的复合损失以平衡多任务收敛。实验称其优于现有CNN方法并具较好泛化性，与商用EDA仿真工具相比结构及空间相似度高，CPU推理下运行速度最高提升309倍、内存降低89倍。摘要未给出具体设计规模、工艺与基线细节。
推荐理由：论文给出双输入双输出网络与物理引导的3D PDN表示，可用于比较3D IC IR drop预测的代理模型方案。
Real Intent 官方动态精选AI 评分6060 
Real Intent 发布 Conquest MAI 微架构完整性签核工具
Real Intent 宣布推出 Conquest MAI，称其为业界首款微架构完整性签核工具，可在 RTL 设计过程中跨层级自动识别 FSM、FIFO、计数器、移位器和存储器等标准功能组件（SFC）并做局部完整性检查。
推荐理由：厂商自述的微架构完整性签核工具，用抽象检查替代布尔求解，可对照其速度与覆盖范围说法。
Real Intent 官方动态AI 评分4747 
Rivos 基于 Real Intent Meridian RDC 的 AI LLM 芯片复位域交叉方法
Rivos 在 AI LLM 与数据分析数据中心芯片的 RTL 签核流程中采用 Real Intent Meridian RDC 做复位域交叉（RDC）签核，在 IP 与芯片两级运行其层次化流程。初始设置约需数小时，借助已有的 Meridian CDC 设置与自动生成输入文件，完整验证并清理设置约需一周；设计、架构与固件团队共同评审复位场景、违例与约束，最终签核允许部分 waiver。
Silimate 官方动态AI 评分3030 
Silimate 2025 年终回顾：Preqorsor v1.0 与 SMDB 进展
Silimate 回顾 2025 年实现超 20 倍 ARR 增长、覆盖 10 多家客户并实现盈利，团队从 3 人扩至 6 人。首款产品 Preqorsor 迭代至稳定 v1.0，提供快速 PPA 预测与优化，v2.0 将加入 RTL 级动态功耗预测与优化，底层技术已获专利。第二款产品 SMDB 为面向芯片设计师的 AI 调试与根因分析工具，已帮助解决多个真实缺陷。
奇捷科技AI 评分2222 
EDA资深专家金峻出任奇捷科技应用工程总监
形式验证与功能性ECO领域资深专家金峻于2025年12月8日加入奇捷科技，担任应用工程总监，负责客户支持与深度解决方案设计。金峻拥有超过二十年经验，曾在Cadence担任产品工程师及AE架构师，负责LEC、Low Power及ECO等解决方案落地。奇捷科技称其专长将推动ECO产品价值落地与服务升级。
Chipmind 官方动态AI 评分4040 Chipmind：超越 RTL，处理数字设计的长尾交付物
Chipmind 官方阐述其 AI 设计助手将 IP-XACT（IEEE 1685）、SystemRDL 等标准化元数据作为一等输入输出，并同步生成寄存器映射、文档与固件头文件。