Verilator 5.046 发布
Verilator 5.046 于 2026-02-28 发布，具体变更收录于发行版 Changes 文件并在页面中汇总。该版本属于 Verilator 修订历史与变更日志的一部分，页面同时列出后续 5.054 版本（2026-11-01）的更新内容。
NEWS / 动态
#开源生态
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Verilator／VeripoolAI 评分4040
CHIPS Alliance Chisel 发行AI 评分2525 Chisel v7.9.0 发布
Chisel v7.9.0 发布，为 ExtModule 增加 requirements 参数，并在 svsim 中加入 Verilator 覆盖率设置与报告。
OpenROAD／OpenROAD Initiative精选AI 评分7272 
OpenROAD 回顾 2025：强化时序收敛、3DIC 与 LLM 设计研究基础
OpenROAD 官方回顾 2025 年进展，称其已由 OpenROAD Initiative（ORI）治理，该机构随 NSF POSE 第二阶段资助于 2025 年 9 月启动，由 UCSD 主导、Precision Innovations 牵头产业维护者。
推荐理由：OpenROAD 官方复盘 2025 年在时序收敛、3DIC 数据模型与 LLM 闭环后端上的进展，可了解开源 EDA 当前能力边界。
OpenROAD／OpenROAD InitiativeAI 评分4040 
Ascenium 借助 OpenROAD 进行设计空间探索的策略优势
Ascenium 将设计空间探索（DSE）作为通用处理器架构决策的前置验证机制，在 Precision Innovations 支持下用 OpenROAD 提前暴露架构权衡，避免架构过拟合。
CHIPS AllianceAI 评分3535 CHIPS Alliance 公布 2026 年愿景与优先级
CHIPS Alliance 公布 2026 年愿景，从孵化期转向成熟社区驱动生态，聚焦可持续性、技术严谨性与可信 IP。组织将取消总经理职位，Rob Mains 于 Q1 退休，Matt Cockrell 任 2026 年理事会主席，会员费上调 25%。
OpenROAD／OpenROAD InitiativeAI 评分5050 
OpenROAD 在 TinyTapeout 中的芯片设计快速实践教育
TinyTapeout 在 2025 年向 3 家代工厂提交了 12 颗芯片，3 名兼职工程师在无 NDA、预算不足 10 万欧元的情况下完成。借助 OpenROAD 等开源工具，每次提交都会自动重建并验证整颗芯片，包括 LVS、DRC 和形式验证，最终 GDS 可直接用于制造。团队称这把资金约束转化为工程迭代，临近流片截止仍可并行运行数十个构建与测试任务。
YosysHQ Yosys 综合发行AI 评分3636 Yosys 0.62 发布：新增 opt_balance_tree 等命令与选项
Yosys 0.62 发布，新增实验性 opt_balance_tree 命令，可将级联单元转换为树状结构以改善时序。verific 增加 -sv2017 标志支持 SystemVerilog 2017，并支持从文件列表读取 VHDL。
YosysHQ 官方动态AI 评分2222 
YosysHQ 发布 Tabby CAD Suite 20260204 版本
YosysHQ 发布 Tabby CAD Suite 二月版本，新增显式 verific -sv2017 选项，此前 SystemVerilog 2017 只能通过始终指向最新标准的 -sv 选项调用。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.8.0 发布
Chisel v7.8.0 发布，新增 noModulePrefix、SimulationTestHarnessInterface 与 SimulationTestHarness、FlattenInstanceAllowDedup，并加入 ChiselSim.simulateTest 和 SimulationTestStimulus。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.4 发布：新增 apicula、trellis 流程与 xcelium 等工具支持
Edalize 0.6.4 新增 apicula、trellis 两个流程，以及 gowinpack、openfpgaloader、ecppack、xcelium 四个工具支持。
CHIPS AllianceAI 评分3333 CHIPS Alliance 2025 回顾：开源芯片的突破之年与未来路线
CHIPS Alliance 回顾 2025 年进展：Caliptra 2.1 RTL 发布并推进后量子就绪，Caliptra 补充基金支持联合投资，OpenPRoT 安全固件项目宣布启动。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
YosysHQ 官方动态AI 评分1818 Tabby CAD Suite 20260113 版本发布
Tabby CAD Suite 的 1 月版本已开放下载，本次更新修复了 SBY 中的一个缺陷：当设计中有多个属性在精化阶段即可静态判定为真值相同，可能导致属性消失。YosysHQ 同时宣布下一场 Yosys 用户组会议将以问答形式于 2 月 12 日 18:00 CET 举行，议题涵盖形式验证、综合、插件与内部机制、贡献方式及路线图。
FOSSi FoundationAI 评分2222 
FOSSi Foundation 公布 Down Underflow 与 Latch-Up 2026 开放硅生态会议计划
FOSSi Foundation 正在筹备两场开源硅生态会议：首届澳大利亚会议 Down Underflow 定于2月28日至3月1日在悉尼举行，Latch-Up 2026 则于5月1日至3日在加拿大滑铁卢大学举办，均为免费注册参加。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.7.0 发布
Chisel v7.7.0 发布，新增暴露 FIRRTL memory 读写延迟参数的功能。该版本修复了 ChiselStage$ 中 DedupGroup Phase 的使用问题，并针对 Windows 下验证目录路径问题及 firtool 1.138.0 添加了 workaround。
FOSSi FoundationAI 评分1818 FOSSi Foundation 首届 Down Underflow 2026 在悉尼举办，公布首批演讲嘉宾与场地
FOSSi Foundation 首届澳洲开源硅会议 Down Underflow 2026 将于 2 月 28 日在悉尼举行，免费参加但需注册。首批演讲涵盖 wafer.space 开源流片、OpenROAD 的 RTL 到 GDS 教学、基于 Slang 的 Verilog 工具、Cocotb 更新及初创公司使用开源硅工具与 IP 的经验。
FOSSi FoundationAI 评分1515 FOSSi Foundation 宣布 Latch-Up 2026 将于 5 月在加拿大滑铁卢大学举办
FOSSi Foundation 宣布开源硅会议 Latch-Up 2026 将于 5 月 1-3 日周末在加拿大安大略省滑铁卢大学举行，这是该会议首次落地美国以外。
Verilator／VeripoolAI 评分5252 Verilator 5.054 发布，拆分分支覆盖率选项并扩展约束与 SVA 支持
Verilator 5.054 发布，将 `--coverage-branch` 从 `--coverage-line` 中拆出，此前使用 `--coverage-line` 的用户可能需要补加该选项。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.6.0 发布
Chisel v7.6.0 发布，core 为端口 Seq 新增 associate 方法，并为 UnitTests main 增加 runpath 选项。后端代码生成修复了连接右侧视图的名称前缀问题，1-1 视图前缀改为取自视图目标名，涉及 FlatIO 常见场景。此外为更多模块类型添加源定位器，改进 svsim 非法 poke 的错误信息，并将 commons-text 更新至 1.15.0。
CHIPS AllianceAI 评分2222 CHIPS Alliance 执行董事 Rob Mains 谈开源硅的信任、工具与未来
CHIPS Alliance 执行董事 Rob Mains 在开发者访谈中回顾从 IBM 到 Oracle 的硅开发全栈经历，提出开源硅应聚焦各方共需的基础组件，让企业把资源投向差异化创新。他以 Caliptra 为例称开源硬件 IP 已能设计、集成进 SoC 并量产部署，生产就绪需靠多次流片与持续使用来证明。他指出 DRC 与形式验证仍需与代工厂深化协作，规模化协作的最大障碍是信任而非技术。
CHIPS AllianceAI 评分3333 SiFive 工程师 Jack Koenig 谈 Chisel 与 FIRRTL 的开源芯片设计演进
SiFive 高级主任工程师 Jack Koenig 是 Chisel 与 FIRRTL 项目任职最久的维护者之一，十年来参与将 FIRRTL 从原型推进到生产，并推动其 Scala 重实现及基于 MLIR 的 CircuitIR 重写。
YosysHQ Yosys 综合发行AI 评分5858 Yosys 0.60 发布，新增 SDC 读取与 OpenSTA 集成
Yosys 发布 0.60 版本，新增用于读取 SDC 文件的 sdc 命令，并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令，read_verilog 支持无尺寸参数，并增加静态库编译选项。
YosysHQ 官方动态AI 评分2020 YosysHQ 发布 Tabby CAD Suite 20251203 版本
YosysHQ 发布 Tabby CAD Suite 20251203 版本，本次更新继续聚焦底层执行时间与可维护性改进，没有大的用户可见变化。同期 Matt 为 DVWorld 做了题为“Formal Verification Adoption Made Easy”的演讲。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
CHIPS Alliance精选AI 评分7878 Verilator 无需补丁即可展开上游 UVM 2017-1.0
CHIPS Alliance 宣布开源 RTL 仿真器 Verilator 现在可以展开上游 UVM 2017-1.0，无需任何补丁或变通方案。这一进展由 Antmicro 在 CHIPS Alliance 内主导，Verilator 维护者 Wilson Snyder 及开源社区参与补充。
推荐理由：开源仿真器 Verilator 无需补丁即可展开上游 UVM 2017-1.0，文中给出复现步骤与后续路线。
NVC VHDL编译器发行AI 评分1010 NVC VHDL 编译器 1.18.2 发布
NVC VHDL 编译器发布 1.18.2 小版本错误修复更新，修复了一处会导致 `x * x` 结果为零的误优化（#1338，来自 @Blebowski），并解决了 #1239、#1332、#1334、#1335、#1347、#1348 等若干其他小问题。
FOSSi cocotb芯片验证官方技术博客精选AI 评分6262 cocotb 2.0 发布，聚焦开发者体验并调整编程接口
基于 Python 的芯片验证框架 cocotb 发布 2.0，2.0.0 于 9 月在 ORConf 现场发布，本周推出 2.0.1。官方称该版本聚焦开发者体验，部分行为调整涉及编程接口，部分测试平台需按迁移指南从 1.x 升级，许多测试平台可不经修改直接运行。
推荐理由：官方说明 cocotb 2.0 聚焦开发者体验并调整编程接口，部分测试平台需按迁移指南更新。
FOSSi FuseSoC构建管理发行AI 评分2222 FuseSoC 2.4.5 发布
FuseSoC 2.4.5 发布，新增基于 URL 的库同步支持，并加入 SPDX 生成过滤器。该版本还修正了 copyto 到目录时的 EDAM 文件名，并在过滤器出错时输出堆栈跟踪。
CHIPS AllianceAI 评分2222 CHIPS Alliance TAC 主席 Aaron Cunningham 谈开源硅协作的治理与项目健康
CHIPS Alliance 技术咨询委员会（TAC）主席、Google 技术项目经理 Aaron Cunningham 将工作重心放在治理文档、项目生命周期与沙箱定义等基础结构上，而非编写 HDL。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.59.1 发布：修复 pyosys 构建与 libparse 解析问题
Yosys 发布 0.59.1 缺陷修复版本，修复了 pyosys 构建问题，并解决 libparse 对带引号值的解析与内存安全问题。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.59 发布
Yosys 0.59 发布，Pyosys 改用 pybind11 重写，RTLIL 解析器为提升效率重写，Liberty 文件读取支持通配符。新增 sort 排序 pass，synth_ecp5 与 synth_nexus 合并为 synth_lattice，并为 synth_gowin 增加 -strict-gw5a-dffs 和 -setundef 选项。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20251111 版本
YosysHQ 发布 Tabby CAD Suite 十一月版本，SBY 新增 cycle_width N 选项，用于设置 VCD 波形中全局时钟周期的时间步数，仅在启用 vcd_sim 时生效。Yosys 的 RTLIL 解析器和 pyosys 绑定已重写，官方称不引入功能变化，但可提升执行时间与可维护性。