LibreLane ASIC 设计流程 3.0.5 发布
LibreLane ASIC 设计流程发布 3.0.5 版本，清理了未使用的变量 SYNTH_MUX_MAP/SYNTH_MUX4_MAP，并提升了 rich 依赖版本。更新细节见完整变更日志。
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LibreLane ASIC设计流程发行AI 评分1818
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
YosysHQ 官方动态AI 评分2828 
YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
ChipNexus 官方动态精选AI 评分6060 ChipNexus 发布 NEX v5.48，扩展无头执行与仿真覆盖率分析
ChipNexus 发布 NEX v5.48，将 NEX 从交互式工程助手扩展为可嵌入自动化流程的平台。新版本扩展无头执行能力，支持基于策略的审批控制、结构化 JSON 输出和工作区安全自动执行，并新增带实时日志流式输出的 simulate 工具。
推荐理由：NEX v5.48 把交互式工程助手扩展为可嵌入 CI 的无头执行平台，并新增仿真与覆盖率分析能力。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
Sigasi 官方动态AI 评分5858 Sigasi Visual HDL 2026.2 发布，新增 MCP 服务器与重写 CLI
Sigasi 发布 Visual HDL 2026.2，围绕 AI 辅助 RTL 开发强化三处能力：Modular Projects 成为新项目默认结构，新增 Sigasi MCP 服务器可向 VS Code + Copilot、Cursor 等 AI 助手提供设计信息，Sigasi CLI 完全重写并支持 daemon 以加快重复调用。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.152.0 发布
CIRCT 项目的 firtool 发布 1.152.0 版本，为 ImportVerilog 和 Moore 方言新增 $fscanf/$sscanf 扫描格式支持、$timeformat 系统任务及 %l/%L 库绑定格式符。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.45.0
GDSFactory 芯片版图设计自动化发布 v9.45.0，新增 GitHub 原生代码覆盖率报告，并优化组件查找与路径拉伸性能。该版本在碰撞时改为警告而非报错，改进 route_astar 路径搜索性能，并修复自定义 PDK 激活时残留层清理等问题。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
Real Intent 官方动态AI 评分5858 Real Intent 为 Meridian CDC 增加微架构分析，称违例复核负担降低 95%
Real Intent 宣布为 Meridian CDC 静态签核工具增加微架构分析（MA），称可从 RTL 推断功能意图，识别 FIFO、FSM、计数器、RAM、移位器、寄存器堆和脉冲同步器等结构分析难以完全识别的功能组件。公司称该功能使违例报告精度最高达 98%，设计人员复核负担最多降低 95%。原文将上述数字归于厂商自述，未给出具体设计规模、工艺或独立评测条件。
NVIDIA 官方动态AI 评分2222 
NVIDIA 如何用 Agent Toolkit 构建可信专用 AI
NVIDIA 介绍其 Agent Toolkit，由 Nemotron 开放模型、NemoClaw 蓝图和 OpenShell 运行时组成，为企业和开发者提供可定制、可控制的专用 AI 智能体基础。
LLVM CIRCT电路中间表示发行AI 评分1010 LLVM CIRCT 电路中间表示工具 firtool-1.150.2 发布
LLVM CIRCT 电路中间表示工具 firtool-1.150.2 发布，本次变更由 @seldridge 调整 _all_ Upload Wheel Jobs 中的 Python 版本。完整变更记录见 Full Changelog。
OSVVM 官方验证方法新闻AI 评分1818 OSVVM 2026.05 版本将 AXI4 Memory 改为 AXI 字宽
OSVVM 2026.05 版本将 AXI4 Memory 由字节宽改为 AXI 字宽，影响通过 NewID 对内存的间接访问。旧版本调用需将 AddrWidth 改为 AXI_ADDR_WIDTH - AXI_BYTE_ADDR_WIDTH、DataWidth 改为 AXI_DATA_WIDTH。
LLVM CIRCT电路中间表示发行AI 评分1212 LLVM CIRCT 电路中间表示工具 firtool-1.150.1 发布
LLVM CIRCT 项目的电路中间表示工具 firtool 发布 1.150.1 版本。此次变更由 @seldridge 提交，在 uploadWheels 环节指定了 Python 版本。完整变更记录见 Full Changelog。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.1.0.dev2 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev2 开发版，新增 sky130 padring 生成支持，并加入 sky130 全芯片设计 CI 流程。该版本在综合阶段移除全部 formal cells，改用 SYNTH_BUFFER_CELL 做端口缓冲，同时为 gf180mcu 增加 3v3 PAD 支持及多项改进，KLayout.Render 现可仅凭 GDS 运行。
ChipNexus 官方动态AI 评分5555 ChipNexus 发布 NEX v5.40，重做文件操作并集成 QuestaSim
ChipNexus 发布 NEX v5.40，重做文件操作并新增原生 QuestaSim 集成。文件操作支持自动 diff 与确认、上下文 grep、定向补丁、写入前预览和大文件分页；QuestaSim 侧提供专用 MCP server 与验证工作流，缺失时自动生成 run_sim.do。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.21.1 发布
NVC VHDL 编译器发布 1.21.1 小版本错误修复更新，修复了同名重载子程序调用被误报为歧义（#1560）、VHPI 外部子程序读取标量 out 和 inout 参数（#1570）、过程内分配含无约束字段记录时的内存损坏（#1576），以及进程内常量时间表达式使用 'stable 属性时的崩溃（#1537）。
GDSFactory芯片版图设计自动化发行AI 评分1313 GDSFactory 芯片版图设计自动化 v9.44.0 发布
GDSFactory 发布 v9.44.0，修复了与元件边界齐平的引脚端口方向问题，并恢复 npoints 下限使小半径弯曲保持弧形。该版本在 get_cross_section 中对 CrossSection 实例应用设置覆盖，为 AWG 增加 length_increment，并优化 extrude() 截面循环以共享三角函数计算。
ChipNexus 官方动态AI 评分3838 NEX v5.34 发布：首个 Lattice 智能体上线
NEX v5.34 发布，首次引入由 Lattice 支持的智能体，支持 Lattice Radiant 集成，可在 NEX 内自动化更复杂任务并保持对智能体操作的透明与控制。
LibreLane ASIC设计流程发行AI 评分2222 LibreLane ASIC 设计流程 3.0.4 发布
LibreLane ASIC 设计流程发布 3.0.4 版本，更新了已弃用的 GitHub Actions，并在 Magic 中按场景关闭锁定、崩溃备份与 DRC 功能。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 2026.05 发布：新增构建完成脚本退出与动态向量等更新
OSVVM 发布 2026.05 版本，新增构建完成后脚本退出功能：当设置 ExitOnBuildDone 且未启用交互仿真或调试时，按有无错误返回 1 或 0 退出码。
NVIDIA 官方动态AI 评分5858 
NVIDIA 发布 NemoClaw 智能体蓝图，Cadence、Siemens、Synopsys 等构建工程 AI 智能体
NVIDIA 在 GTC Taipei 展示 NemoClaw，一个用于构建专用长时运行智能体的开放蓝图，含可选编排框架（如 OpenClaw、Hermes）、模型路由和 NeMo 库，核心开源运行时 OpenShell 按策略管控智能体对文件、网络和工具的访问。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20260602 版本
YosysHQ 发布 Tabby CAD Suite 20260602 版本，包含性能与缺陷修复方面的底层改进。该版本将最低支持的 C++ 标准更新为 C++20，并预告下一版本将转向 CMake 构建系统，维护自定义插件的客户需提前准备构建环境与工作流。
CHIPS Alliance Chisel 发行AI 评分2828 Chisel v7.13.0 发布
Chisel v7.13.0 发布，新增面向 Chisel 7 的 ChiselTest 兼容层，并加入用于 Chisel 类型元数据的 circt_debug_* 内建指令。后端将 FIRRTL 版本升至 7.0.0，CIRCT 依赖更新至 firtool-1.149.0，同时修复域定义传播问题并支持 OpaqueTypes 的 Lookupable 查找。
YosysHQ Yosys 综合发行AI 评分3232 Yosys 0.66 发布
Yosys 0.66 发布，要求使用支持 C++20 的 C++ 编译器，并预告下一版本将迁移至 CMake 构建系统。新增 lattice_dsp_nexus pass 用于 Lattice Nexus DSP 推断，synth_gatemate pass 新增 -scopename 选项并传递至 flatten。
KLayoutAI 评分2222 KLayout 0.30.9 版本发布
KLayout 发布 0.30.9 版本，修复屏幕尺寸断言崩溃与堆内存释放后使用问题，并解决单元库重载失效、技术专属 python 目录未加入路径等缺陷。该版本新增库 API 细粒度控制、LayoutView 的 on_current_layer_changed_event 发布、Python/Ruby 标签真实文本边界框，以及所有模式下放置过孔等增强。
ChipAgents 官方技术博客AI 评分5858 
ChipAgents 推出一周年回顾：用波形智能体处理 TB 级仿真调试
ChipAgents 发布博客回顾 Waveform Agents 推出一周年，称其面向芯片验证波形调试，通过选择性波形提取、跨文件信号追踪和自动回归分诊，在 TB 级仿真数据上运行，可检测设计或测试平台中的功能失败与断言违规，无需预设错误特征。
思尔芯AI 评分5858 
思尔芯推出DFI适配内存模型方案，支持DDR5/LPDDR5原型验证
思尔芯推出DFI适配验证解决方案，其Memory Model IP利用FPGA已有DDR4物理接口模拟DDR5、LPDDR5及HBM2E/3行为，并增加可观测可控制的后门接口。
培风图南AI 评分4242 培风图南 Mozz TCAD 2026.04 版本发布
上海培风图南半导体发布 TCAD 套件 Mozz TCAD 2026.04 版本，在仿真效率、求解稳定性、模型精度和操作便利性上均有提升。器件仿真工具 Mozz Device 新增 MixMode 混合模式仿真能力，将分析范围从器件级延伸至电路级，缩短从工艺建模到系统验证的设计迭代周期。该套件覆盖工艺仿真、三维工艺形貌仿真、器件仿真、参数提取、可视化及集成工作平台。
NVC VHDL编译器发行AI 评分5858 开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用
开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.12.0 发布：新增同步有理时钟域等特性
Chisel v7.12.0 发布，核心新增同步有理时钟域，并提供将 extmodule 的 defname 与 desiredName 分开设置的 API、ClockDomain 断言辅助方法及 BaseModule.ignoreParentPrefix。
KLayoutAI 评分2020 KLayout 服务器迁移及 0.30.9–0.30.12 版本更新
KLayout 因新服务器出现问题已回退至原版本，并陆续发布 0.30.9 至 0.30.12 版本。0.30.12 为修复 issue #2434 的热修复版，使用 Ruby PCells 的用户需升级，0.30.11 因严重问题被跳过。@kazzz 已提供 0.30.12 的 MacOS DMG 安装包。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory v9.43.0 发布
GDSFactory 发布 v9.43.0，更新变更日志，修复 Euler 弯曲的 angular_step 弧角并新增弯曲点示例，同时为 vcell 增加 with_module_name。该版本还处理了 ty 诊断、新增安全策略并移除 .env 文件，另改进了 cells notebook 文档与标签示例。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.42.0
GDSFactory 芯片版图设计自动化发布 v9.42.0，新增 Topic bend、vcell 的 with_module_name、gpdk 电学元件 Pin 结构、Section 的 skip_transition 字段及 die 的 text_layer 参数。
slang SystemVerilog编译器发行精选AI 评分6060 slang SystemVerilog 编译器发布 v11.0
slang SystemVerilog 编译器发布 v11.0，新增大量与商业工具非标准扩展兼容的开关，并加入多项 lint 与静态分析告警。该版本还新增 --time-stats、--memory-stats 等选项，语法树更紧凑，大型设计内存占用下降 20-30%。pyslang 绑定按 C++ 命名空间拆分为子模块，ASTVisitor 模板改用 VisitFlags 枚举，属于破坏性变更。
推荐理由：该版本集中增加与商业工具非标准扩展的兼容开关和大量新告警，可用于评估现有 SystemVerilog 代码的迁移与检查成本。
IC Manage 官方动态AI 评分4242 IC Manage GDP-AI 以生成式与智能体 AI 改造 IP 生命周期管理
IC Manage 宣布为 GDP-AI 设计与 IP 管理系统新增生成式与智能体 AI 能力，用 AI 驱动的 IP 打包、IP 支持和 IP 发现流程替代人工，加速系统与半导体公司的 IP 复用。
思尔芯AI 评分5252 
思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.65 发布
Yosys 0.65 发布，新增 arith_tree pass，可将加/减/macc 链转换为进位保存加法器树。该版本移除了 share pass 的 -force 选项，read_verilog 现支持非打包数组的位置赋值模式。
YosysHQ 官方动态AI 评分2222 Tabby CAD Suite 20260512 版本发布
YosysHQ 发布 Tabby CAD Suite 20260512 版本，现已开放下载，该版本包含底层性能改进与缺陷修复。同期 YosysHQ 就面向断言的新中间表示 Property IR 公开征求意见，RFC 文档已发布。
FOSSi FuseSoC构建管理发行AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。