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APPlace 是一个布线感知的模拟布局框架，在全局布局阶段同时优化器件位置与接入点（AP）选择，随后通过合法化阶段保留全局布局建立的结构。作者指出，现有解析布局方法在基于中心的线长代理下只优化器件坐标，把接入点选择留给布线；但模拟电路的布线引脚是一段可延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会针对布线器不会使用的连接点。在四个真实模拟基准上，APPlace 在布局面积相当的情况下取得优于代表性基线的整体后布局性能；消融实验显示，去掉接入点协同优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
推荐理由：论文指出模拟布线引脚是可延伸金属而非固定点，把接入点选择并入全局布局协同优化，并给出消融影响。
Siemens EDA 与 Wilson Research Group 发布 2026 功能验证研究结果，IC/ASIC 受访者中报告首次流片成功的比例从 2024 年的 14.4% 降至 2026 年的 5%。研究以四份专题白皮书、一份方法论参考论文和一份功能验证数据图集发布，作者 Harry Foster 认为复杂度本身已发生变化，验证对象更多是含嵌入式软件、安全与保障要求的处理器密集、加速类系统，失效面扩展到固件、安全、功耗、时钟、时序等系统级问题。
中国科学院计算技术研究所处理器芯片全国重点实验室的三篇论文被第 57 届 IEEE 国际测试会议 ITC 2026 接收，其中两篇为长文。E-ATPG 提出基于 E-graph 的可测试性感知逻辑重构框架，在保持逻辑功能等价的前提下重构电路结构，以优化 ATPG 搜索空间；另一篇提出基于逻辑综合中间表达的测试点插入框架，实验称相较商用工具的门级和 RTL 方法可用更少测试点提升可测试性，并相比门级方法减少面积开销、改善时序。
Axiomise 工程师用 floatrix 在 fpnew FPU 的 BF16 除法器中发现一处下溢漏报：该单元内部以 FP32 计算，对极小结果判定为无下溢、无 inexact，但舍入到 BF16 后该值变为极小且 inexact，按 RISC-V BF16 规则应报下溢，由于标志逻辑绑定 FP32 而非 BF16，设计静默漏掉该异常。
研究提出一种毫米波 CMOS 功率放大器全自动设计方法，先用先验知识引导的分解把整个电路拆成多个可优化子问题，再借助机器学习辅助优化（MLAO）依次迭代求解。其中多分支 MLAO（MB-MLAO）算法用于片上变压器，以实现宽带匹配和高保真阻抗合成。对覆盖 17–41 GHz 的五个功放设计案例，后版图仿真结果显示该方法在保持较高 PPA 的同时明显加快设计流程。原文仅提供摘要，未给出具体工艺节点、对比基线与量化加速数据。
推荐理由：论文给出毫米波 CMOS 功放的分解式自动化流程，可用于比较机器学习辅助优化与传统固定拓扑设计的差异。
研究提出面向频率的HLS加速器设计空间探索方法FrqBooster，用拥塞感知的模块映射算法缓解多die FPGA上的跨die互连延迟、局部资源拥塞和设计空间膨胀问题。方法先分析加速器模块间连接并构建优化目标，再分析各模块资源开销并提出两阶段资源均衡策略，最后用拥塞感知算法完成整体探索。实验显示，在U250和U280平台上，FrqBooster相对Vivado默认实现的最大频率提升分别为73.15%和81.22%；在加速器设计空间探索场景中相对相关工作的最大提升为25.84倍。
研究提出一套针对低温 CMOS 集成电路设计的商用 PDK 校准方法，基于基线 PDK 采用的 PSP 紧凑模型，通过几何感知的参数调节流程，用低温 DC 测量校准多种器件几何下的低温 DC I–V 特性，并保持与标准 EDA 工具链兼容。作者据此校准商用 28 nm 体 CMOS PDK 中的一组调谐点器件，构建出原型低温 PDK，并在 1.58 K 下用调谐点器件和未参与调谐的交叉点器件评估预测精度。
推荐理由：论文给出面向 1 K 附近低温 CMOS 的商用 PDK 校准流程，并报告跨器件几何的漏极电流误差下降幅度。
研究针对MMIC传统PDK缺乏宽温、宽频段稳健电容模型的问题，提出带接地电感的π型等效电路，S参数拟合误差低于2%，并解释了器件的热谐振漂移。在此基础上构建物理引导核心与神经网络补偿相结合的混合可扩展模型，参数拟合R²高于0.999，最终模型在整个温度与几何空间内对实测数据的S参数预测R²大于0.98。作者称该工作为恶劣工况下的稳健电路设计提供了高精度可扩展MIM电容模型，其混合方法可推广到其他无源器件。
该文提出一种采用多阈值碳纳米管场效应晶体管（CNTFET）技术、由42个晶体管实现的三进制全加器（TFA）架构。Synopsys HSPICE在0.9 V下的电路级仿真显示，与现有先进设计相比，该TFA功耗降低35.8%–75.2%、能耗降低21.6%–70%，蒙特卡洛仿真表明其对关键CNTFET工艺参数变化的敏感度最低，代价是适度的延迟开销和布局面积增至1.85倍。
计算所李华伟-穆嘉楠课题组联合香港中文大学、北京大学在 ICLR 2026 发表论文，提出面向 AI 驱动芯片设计的开源数据集 CircuitNet 3.0。该数据集以 8,659 个通过综合与仿真验证的开源 RTL 设计为基础，经工业级 EDA 流程生成超过 15,000 个设计实例，覆盖 RTL、门级网表到物理布局阶段，每个样本含 RTL 代码与文本描述、结构化图表示和版图图像，并配套经 EDA 流程验证的时序与功耗指标。
推荐理由：论文给出 CircuitNet 3.0 的构建流程与跨阶段多模态数据，可用于比较 AI for EDA 时序与功耗预测的数据条件。
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
Aniah 发布白皮书，阐述模拟与混合信号验证中 AI 不能只依赖原始网表，因为网表只描述连接关系，不包含设计意图、电源域、工作模式和系统约束。其方法基于确定性语义重建、根因聚类和 System Conditional Analysis（SysCon），将原始电路数据转化为经过验证、具备因果依据的模型。
研究提出 TopoSizing 端到端框架，直接从原始网表理解模拟与混合信号电路，并把理解结果转化为优化收益。方法先用图算法把电路组织为器件、模块、级的分层表示，再由 LLM 智能体执行假设、验证、修正的迭代循环并做一致性检查，生成显式标注；验证后的洞见通过 LLM 引导的初始采样和停滞触发的信赖域更新接入贝叶斯优化。在 55nm CMOS 工艺的 OTA、FC-OTA、StrongArm 锁存比较器和 LDO 四类真实电路上。
推荐理由：该框架把大模型智能体与贝叶斯优化结合，用于从原始网表理解模拟电路并完成尺寸设计，摘要给出四类电路上的效率与调用次数对比。
论文提出DIONet3D，一种面向3D IC IR drop预测的双输入双输出神经网络，同时接收上下两层裸片的特征图，经U-Net结构共享主干后同时输出两层裸片的IR drop图。为建模3D供电效应，作者引入物理引导的3D增强PDN表示，用高斯核平滑把平面PDN条带转为空间连续特征，并编码垂直混合键合（HB）/硅通孔（TSV）连接以刻画跨裸片供电。方法还采用多损失函数动态加权的复合损失以平衡多任务收敛。实验称其优于现有CNN方法并具较好泛化性，与商用EDA仿真工具相比结构及空间相似度高，CPU推理下运行速度最高提升309倍、内存降低89倍。摘要未给出具体设计规模、工艺与基线细节。
推荐理由：论文给出双输入双输出网络与物理引导的3D PDN表示，可用于比较3D IC IR drop预测的代理模型方案。
针对层约束瓶颈通道布线（BCR）问题，提出首个基于曼哈顿布线模型线段重分配的布线算法，含层约束全局布线与层约束详细布线两阶段。在10个测试瓶颈通道上，相比Taniguchi两层算法与SCR组合，平均仅用54.7%的CPU时间，并进一步减少2.6%布线面积和1.7%过孔数；相比三层算法与SCR组合，平均仅用19.3%的CPU时间。
FOSSi Foundation 的 Matt Venn 因创办 Zero to ASIC Course 和 Tiny Tapeout 项目，获欧洲开源奖技能与教育特别表彰。
Jane Street 工程师 Anish Singhani 发起 Advent of FPGA 竞赛，要求用可综合硬件解决 Advent of Code 2025 题目，提交截止 2026 年 1 月 16 日，奖品含 UltraScale+ FPGA 开发板。
Ainekko 宣布推出 AI Foundry，基于 Esperanto Technologies 的 RISC-V Minion 核心构建面向社区的开源 AI 硬件与软件平台，相关项目以 Apache 2.0 许可发布。