Verilator 5.054 发布：拆分分支覆盖率选项并扩展 SystemVerilog 支持
Verilator 5.054 于 2026-11-01 发布，新增独立的 `--coverage-branch` 选项，与 `--coverage-line` 分开，此前使用 `--coverage-line` 的用户可能需要补加该选项。
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Verilator／VeripoolAI 评分4242
Agnisys 官方动态AI 评分3838 IDS-AI 如何用 SpecCheck 智能体打造“黄金规格”
Agnisys 介绍 IDesignSpec-AI（IDS-AI）中的 SpecCheck 智能体如何检查规格是否达到“黄金规格”要求。该智能体先对规格做规则与 AI 语义分析，覆盖 CSR 模型（如 IP-XACT、SystemRDL），标记矛盾冲突、行为缺失、寄存器与字段错误、术语不一致、时序/复位/顺序问题及多文件间不一致，并通过受人工干预与批准的自校正循环修正。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.23.1 发布
NVC VHDL 编译器发布 1.23.1 小版本错误修复更新。
Siemens Questa / Verification Horizons 官方博客AI 评分2222 Siemens 公布 DVCon Europe 2026 教程与演讲日程
Siemens 将在 11 月 17 日至 18 日举行的 DVCon Europe 2026 上赞助或参与多场教程与技术演讲，覆盖 Agentic AI 加速验证收敛、形式验证、HLS 和软硬件协同验证等主题。
Siemens Questa / Verification Horizons 官方博客AI 评分2222 Siemens EDA 专家解读 2026 功能验证研究：首次流片成功率仅 5%
Siemens EDA 首席科学家 Harry Foster 将于 11 月 10 日举办网络研讨会，解读 2026 功能验证研究。研究显示，IC/ASIC 项目首次流片成功率已降至仅 5%，约四分之三的 IC/ASIC 与 FPGA 项目未能按原计划推进。
Agnisys 官方动态AI 评分2222 
如何打造“黄金规范”：Agnisys 谈 SoC/IP 规范的关键属性
Agnisys 提出“黄金规范”应作为 SoC 与 IP 架构及预期行为的单一权威来源，供设计、验证、编程、测试等团队共用。其 IDesignSpec-AI（IDS-AI）可处理文本、PDF、HTML、Markdown 等非结构化格式及 SystemRDL、IP-XACT、YAML、XML 等机器可读格式。
合见工软精选AI 评分6060 
合见工软与开芯院在RISC-V峰会展示香山验证方法论
合见工软与北京开源芯片研究院在第六届RISC-V中国峰会上展示软硬双线的香山验证方法论：软件侧UVS+、UVD+适配香山平台并与UCAgent智能验证平台打通仿真与智能验证双通道，硬件侧香山·八达岭可扩展智算IP在PD-AS原型验证平台上跑通并现场实机演示。合见工软称联合测试中UVS+针对香山昆明湖架构的单核仿真性能较国际主流竞品提升高达2倍，并获颁香山企业贡献者奖项。
推荐理由：合见工软与开芯院在RISC-V峰会同台展示仿真调试适配、智能验证对接与原型验证跑通三条合作线，可观察国产工具链在香山生态中的接入方式。
芯华章AI 评分2222 芯华章亮相中科创达2026年度技术战略发布会：以可信验证赋能自主智能
芯华章作为可信 Agentic EDA 代表企业亮相中科创达 ThunderWorld 2026 技术战略发布会，首席科学家徐强发表《让自主智能真正值得信任》演讲，分享以可信验证能力赋能自主智能。
合见工软AI 评分5858 合见工软在 RISC-V 中国峰会介绍 UniVista Hybrid 混合仿真与玄铁 C930 迁移案例
合见工软在第六届 RISC-V 中国峰会芯片设计与验证分论坛上介绍了 UniVista Hybrid Emulation 混合仿真方案，并分享与达摩院玄铁团队合作的玄铁 C930 RISC-V SoC 迁移案例。
Sigasi 官方动态AI 评分2525 Sigasi Visual HDL 发布 23 段 RTL 开发演示视频
Sigasi 发布 23 段短视频、共 7 个章节，演示 Sigasi Visual HDL 在真实 SystemVerilog、Verilog 和 VHDL 代码上的功能，无需安装即可按任意顺序观看。
Accellera Systems Initiative精选AI 评分6060 Accellera 批准功能安全语言标准 FSL 1.0 发布
Accellera 董事会批准功能安全语言标准 FSL 1.0 发布，该标准为功能安全信息的表示、交换和集成提供统一语言与数据模型，可立即下载。FSL 1.0 基于 TCL 语法，支持跨供应链创建和交换 FMEDA 数据，涵盖失效模式、安全机制、技术信息与安全需求，并支持分层 FMEDA 及 ISO 26262、IEC 61508 相关失效率与指标的计算报告。
推荐理由：FSL 1.0 把功能安全数据从表格和私有格式中抽出来，可用于观察安全分析与设计验证流程的衔接方式。
芯华章精选AI 评分6060 芯华章举办Agentic EDA研讨会，六家产业伙伴分享验证实践
芯华章10月19日在深圳举办Agentic EDA数字流程解决方案研讨会，来自CPU、AI芯片、FPGA、存储及通信芯片领域的六家产业伙伴分享了与芯华章合作的验证实践。
推荐理由：六家芯片公司披露芯华章智能体验证工具在真实项目中的周期、报错收敛与回归人工介入数据，可用于对照验证流程的接入条件。
思尔芯AI 评分4040 
当RISC-V遇上大模型：思尔芯在2026 RISC-V中国峰会展示验证新解法
思尔芯在第六届RISC-V中国峰会上展示了大模型驱动的RISC-V虚拟平台与人机协同调试工作流，该平台可运行固件、引导程序及操作系统，提供处理器、内存、总线、中断及常用外设的仿真环境，并支持断点、观察点、状态检查、执行跟踪及运行状态保存与恢复。
Sigasi 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.5 向 VS Code 中的 AI 智能体开放 MCP 服务器
Sigasi Visual HDL 2026.5 将 Sigasi MCP 服务器开放给在 VS Code 和 Cursor 中运行的 AI 智能体，包括 Claude Code、OpenAI Codex 和 Mistral Vibe。
推荐理由：原文说明 MCP 服务器内置于各版本并列出可接入的智能体与项目级依赖路径改动，可用于比较 HDL 编辑器与 AI 智能体的接入方式。
Sigasi Visual HDL发行说明 官方动态AI 评分5858 Sigasi Visual HDL 2026.5 发布，MCP 服务器向所有 AI 智能体开放
Sigasi Visual HDL 2026.5 发布，其 MCP 服务器向 VS Code 内的 Claude Code、OpenAI Codex、Mistral Vibe 等 AI 智能体开放，智能体可格式化 HDL、读取 lint 违规并浏览项目结构。
Agnisys 官方动态AI 评分2020 Agnisys 谈芯片设计方法：从可执行规范自动生成 RTL、UVM 与 C/C++ 测试
Agnisys 介绍以可执行规范为单一事实来源的“规范自动化”方法，从规范自动生成 RTL、UVM 测试及 C/C++ 测试代码。可自动生成的部分包括可编程寄存器、存储器、状态机、总线接口、CDC 逻辑与功能安全机制等，寄存器测试覆盖间接、索引、只读/只写等多种类型。该方法用于设计、验证、软件开发与硅前硅后验证，规范变更后重新生成即可保持各团队同步。
NVIDIA 官方动态AI 评分88 
NVIDIA 扩展 Nemotron 家族：发布 Super VL 与 Bolt 模型
NVIDIA 发布开源 1200 亿参数模型 Nemotron 3.5 Super VL，并推出面向边缘的 Bolt 74B-A9B 24GB 与 Bolt E4B 4GB。
Sigasi 官方动态AI 评分5555 Sigasi 演示 AI 智能体跑完整 HDL 工作流：自报完成后仍有诊断遗留
Sigasi 在 10 月 14 日的线上研讨会中让 AI 智能体（演示用 Claude Code）完成两个 HDL 工程目标，两者都自行结束，但确定性分析仍报出未用信号、generic 映射问题、未约束信号类型和空范围等遗留项。
Agnisys 官方动态AI 评分3333 Agnisys 2026 Q3 通讯：IDS-AI 验证流水线与 SystemRDL 严格合规等更新
Agnisys 发布 2026 Q3 通讯，重点介绍 IDS-AI 以可核查、可引用的流水线方式支撑 AI 对规格的每项判断，而非仅凭模型结论。
Agnisys 官方动态AI 评分3838 Agnisys 与 Axiomise 合作加速 NoC 设计与形式化签核
Agnisys 与 Axiomise 宣布合作，将 Agnisys 的 IDS-NoC 自动 NoC 生成与 Axiomise 的 nocProve 形式化验证技术结合，面向 AI 处理器、GPU 和 AI 推理引擎等 NoC 设计。双方称该组合旨在缩短上市时间、提升复杂 NoC 设计的质量与验证置信度，减少流片前意外和重投片。
思尔芯精选AI 评分6262 思尔芯与亚科鸿禹签署合并重组协议，合力打造数字前端EDA平台
思尔芯宣布与无锡亚科鸿禹签署合并重组协议，交易完成后两家公司将合并为一家EDA平台公司，并引入新增资金数亿元。资金将重点投向高端验证与仿真方向的研发攻坚、工程团队扩充与客户支持体系建设，华大九天、大湾区基金、央企战略性新兴产业发展基金等投资方将参与赋能。
推荐理由：思尔芯与亚科鸿禹签署合并重组协议并引入数亿元资金，可用于观察国产数字前端EDA在硬件仿真方向的整合路径。
合见工软AI 评分3636 
合见工软UVHP硬件仿真加速验证平台获第26届工博会CIIF集成电路创新成果奖
合见工软数据中心级全场景超大容量硬件仿真加速验证平台UVHP在第26届工博会上获“CIIF集成电路创新成果奖”。该平台单机架容量达57亿门，级联可扩展至460亿门，集成自研RTL综合工具UVSyn，填补了国产商用硬件加速器在千片FPGA规模级别的空白。自2024年面世以来，UVHP已应用于AI智算、HPC超算、AD/ADAS智驾等高端芯片开发。
合见工软精选AI 评分6262 
合见工软UVS+完成香山处理器全功能适配，单核仿真性能提升达2倍
合见工软与北京开源芯片研究院宣布，其自研数字仿真器UVS+已完成香山高性能开源RISC-V处理器的全功能适配，在支持调试、覆盖率收集等全功能基础上，单核仿真性能相较国际领先产品提升高达2倍。
推荐理由：合见工软公布UVS+与香山处理器的适配范围与联合测试性能数据，可用于了解国产仿真器在RISC-V验证中的接入方式。
Siemens Questa / Verification Horizons 官方博客AI 评分2222 
在 ITC 2026 上了解更智能的 In-System Test 验证方法
西门子将在 ITC 2026 展台演示其 In-System Test 验证方法，把 Tessent 实现与 Questa One、Veloce CS 验证技术连成可扩展的分阶段流程。
ChipAgents 官方技术博客AI 评分5858 
ChipAgents 阐述回归分诊的自主根因分析编排思路
ChipAgents 在官方博客中提出面向回归分诊的 AI 原生根因分析思路，把调试难点拆为缺陷难度与缺陷数量两个维度，并指出最难的是大规模下的难缺陷。其流程为传统分箱后再做一次智能分箱合并疑似同源失败，只对每个分箱挑选最小见证仿真并开启波形转储，再交给自主 RCA 生成修复并验证，最后重跑回归确认。
ChipAgents 官方技术博客AI 评分3030 
AWS 与 ChipAgents 如何用智能体 AI 破解芯片设计工程瓶颈
AWS 与 ChipAgents 在 AWS 上展示 AI 加速芯片设计工作流，聚焦智能体 AI 与 EDA 内置 AI 的区别。AWS 通过 Amazon Bedrock 提供多种前沿模型，并让模型、智能体、RTL、PDK、网表等敏感数据留在客户 VPC 内，沿用既有 EDA 安全模型。演讲指出复杂半导体项目约需 30 个月，验证占工程投入很大比例，且美国芯片工程师中三分之一超过 55 岁。
Chipmind 官方动态AI 评分3838 Chipmind 获 Innosuisse 137 万瑞士法郎资助，加速 AI 驱动芯片设计
Chipmind 通过瑞士创新署 Innosuisse 的 Start-up Innovation Projects 计划获得 137 万瑞士法郎资助，用于扩充研发与工程团队、加速开发 AI 驱动芯片设计技术。
Synopsys 官方新闻RSS精选AI 评分7373 
Synopsys 推出 AgentEngineer 长程智能体组合与 Autopilot 平台
Synopsys 宣布推出 AgentEngineer 系列领域长程智能体及底层 Autopilot 平台，覆盖验证、系统验证、实现、模拟、制造与仿真分析等流程。
推荐理由：Synopsys 公布 AgentEngineer 智能体组合与 Autopilot 平台，并列出客户自述的验证、实现与模拟流程收益，可用于比较智能体接入 EDA 流程的方式。
Cognichip 官方技术博客AI 评分5858 Cognichip 发布 ACI Enterprise 芯片设计全栈智能基础设施
Cognichip 在 AI Infra Summit 2026 上宣布推出 ACI Enterprise，称其为面向芯片设计的全栈智能基础设施，包含物理信息基础模型、智能体框架、上下文与记忆、推理算力及自有数据。
Siemens Questa / Verification Horizons 官方博客AI 评分4040 
从PCIe到UCIe：Chiplet集成如何延续PCIe生态
随着芯片从单片SoC转向Chiplet架构，PCIe 8.0流量可通过UCIe 3.0在封装内裸片间传输，同时保留PCIe协议模型与软件生态。Siemens Avery PCIe VIP与Avery UCIe VIP提供跨层验证框架，覆盖电源管理、复位、重训练、恢复、降级链路与链路错误处理，并含合规测试套件验证事务顺序、载荷完整性与信用恢复。
芯华章AI 评分2222 芯华章携手近二十家“Token工厂”龙头共建国产AI生态闭环
9月23日，芯华章与芯擎科技在南京江北新区共同协办AI智能体产业落地闭门研讨会，摩尔线程、无问芯穹、盛科通信、上海兆芯等近二十家产业链企业参会，围绕EDA工具、车规芯片、通用算力与智能汽车应用探讨协同路径。芯华章称已完成面向智能体的设计验证双系统迭代升级，在客户项目中实现数十倍验证效率提升，并以结果交付为导向联合生态伙伴输出覆盖全数字流程、接口IP、融合算力与大模型底座的整套解决方案。
Sigasi Visual HDL发行说明 官方动态AI 评分4040 Sigasi Visual HDL 2026.4 发布：新增 Analysis Effort 配置与许可调整
Sigasi Visual HDL 2026.4 新增可配置的 Analysis Effort，对 IP 和库选用 Minimal 模式后仅做索引等最小处理，引用仍保留，但速度更快、内存占用更低且不再报告这些问题。
ChipAgents 官方新闻室精选AI 评分6060 
eMemory 部署 ChipAgents 验证 NeoFuse NVM IP，数据手册分析与测试平台搭建工时减少约 80%
eMemory 部署 ChipAgents 的智能体工作流，用于 NeoFuse 一次性可编程 NVM IP 的功能模型验证，把数据手册分析与验证测试平台搭建的工程投入从估计的四天缩短到五小时，降幅约 80%。
推荐理由：eMemory 在 NeoFuse NVM IP 上部署 ChipAgents 的验证流程，并给出人工工时、测试向量与覆盖率的变化数据，可作为智能体接入 IP 验证的客户案例参考。
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.23.0 发布
NVC VHDL 编译器发布 1.23.0 版本，新增对 SystemVerilog 赋值模式表达式、过程断言和定宽类型转换的支持，并可通过捆绑的 VHPI 插件实现随机信号初始化以排查复位问题。
Siemens Questa / Verification Horizons 官方博客AI 评分3838 
Siemens Questa One Verification IQ Compliance Advisor：面向 FMEDA 的功能安全合规工具
Siemens EDA 的 Questa One Verification IQ Compliance Advisor 用于功能安全合规中的 FMEDA 创建与维护，提供贯穿功能安全生命周期的端到端追溯，可从 Jama、Polarion、DOORS 的需求直接关联到 FMEDA 记录。该工具支持从 Excel 和 CSV 导入 FMEDA 数据，并内置版本管理，以减少手工录入与迁移风险。
Sigasi 官方动态AI 评分1818 Sigasi 将参加 DEFSEC Atlantic 2026，展示 AI 生成 RTL 的确定性语义验证
Sigasi 将于 10 月 6–8 日在加拿大哈利法克斯参加 DEFSEC Atlantic 2026，这是其 2026 年第三个国防领域活动，此前已参加 GOMACTech 和 Eurosatory。Sigasi 不替代编码智能体，而是提供确定性语义层，在完整项目上下文中验证手写与 AI 生成的 HDL，给出可复现诊断并让工程师看清智能体的改动。
Aniah 官方动态AI 评分3838 
TDK-Micronas 采用 Aniah 的 AI 驱动 OneCheck 平台推进汽车半导体开发
TDK-Micronas 已选用 Aniah 的 OneCheck 平台并在其设计组织内部署，用于提升汽车 SoC 开发的设计稳健性、缩短上市时间并确保电气合规。OneCheck 将穷举式形式分析与自动化结合，改进电气规则检查（ERC），帮助团队在设计流程更早阶段发现细微电气问题。TDK-Micronas 方面称该平台可提升工程师效率，并增强首次流片成功与实现 0 ppm 缺陷率的信心。
Agnisys 官方动态AI 评分5858 
Agnisys 推出 IDS-AI 智能体框架，覆盖规格到 RTL 签核
Agnisys 在 DAC 上发布 IDS-AI，称其为面向半导体开发的智能体 AI 框架，可从功能规格、CSR 与 SoC 层级驱动 RTL 生成、验证与确认流程。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 协同仿真运行期选项配置方法
OSVVM 协同仿真程序无法像普通 C/C++ 程序那样通过 main 接收命令行参数，因此改用 vusermain.cfg 文件在运行期指定各节点的“命令行”。
ChipNexus 官方动态AI 评分5858 ChipNexus 发布 NEX v5.74，强化 FPGA 分阶段委派与构建结果核查
ChipNexus 发布 NEX v5.74，将 FPGA 流程拆分为工程建立、综合、实现、比特流导出等阶段分别委派，并为 Lattice Radiant 增加映射阶段。