Verific 推出 EDA Store，上线 SnapRTL、TraceRTL、LintRTL、HierRTL 四款点工具
Verific Design Automation 推出 EDA Store，首批包含 SnapRTL、TraceRTL、LintRTL 和 HierRTL 四款小型 EDA 点工具，基础版免费，高级功能按需选购，通常每月 25 美元。
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EEJournalAI 评分6060 ChipAgents 官方技术博客AI 评分5050 
ChipAgents 如何用 AI 智能体加速时序收敛
ChipAgents 介绍其构建 AI 智能体闭环以加速时序收敛的方法：在 RTL 阶段为智能体提供分钟级的快速 PPA 反馈，使其能比较不同方案、剔除导致功耗或面积不可接受回退的时序修复。
芯华章AI 评分2222 IC Agent 会写会跑会改，工程师还怎么长本事？
芯华章转载文章讨论 IC Agent 演示读 spec、生成 RTL 与 testbench、读 log 给 patch 并整理报告后，工程师如何继续成长。作者认为 Agent 最危险之处在于提前替人处理掉失败、反馈与打回，而判断对错、风险、证据和边界的能力才是可迁移的护城河。
EE TimesAI 评分5858 Siemens EDA 与 NVIDIA 谈自验证 EDA 智能体：Fuse Agent 与 NeMo Gym 如何支撑长周期工作流
EE Times 播客邀请 Siemens EDA 首席 AI 战略官 Amit Gupta 与 NVIDIA 工业与计算工程副总裁 Tim Costa，讨论双方合作中的领域限定自验证 AI 智能体，即不只执行任务，还用基于物理的 EDA 软件验证自身输出。
思尔芯AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
CHIPS AllianceAI 评分3030 
CHIPS Alliance 开发者聚焦：Mehdi Saligane 谈 AI 时代重构芯片设计
CHIPS Alliance 开发者聚焦介绍 Mehdi Saligane 的研究：将 AI 辅助设计、开源 EDA、模拟与混合信号自动化、面向 AI 的软硬件协同设计及可信硬件结合，目标是让定制芯片更自动化、可复现、更易获取。
芯华章AI 评分3838 Agentic EDA 的验证命门：生成更多测试不如形成证据链
芯华章转载文章指出，验证类 Agent 虽能批量生成 testbench、assertion 和 coverage item，但验证材料变便宜不等于可信验证变便宜。
SiliconANGLEAI 评分3434 
Synopsys 以协同设计与智能体芯片工作流应对物理 AI 复杂度
Synopsys 创新高级副总裁 Prith Banerjee 在 AMD Advancing AI 活动上表示，公司通过协同设计与多智能体工作流应对物理 AI 时代的芯片设计复杂度。
EE TimesAI 评分3030 
Siemens EDA 详解 Fuse EDA AI 系统背后的构建思路
Siemens EDA 的 Niranjan Sitapure 与 Jeff Dyck、Ryan Silk 对谈，讲述 Fuse EDA AI 系统背后的故事与设计思路。该系统针对设计师大量时间花在工具配置、学习和调试上的问题，可自动配置复杂工具设置、诊断并修复失败的仿真，把原本耗时数小时的任务缩短到数秒。它深度集成于现有工具、环境和界面，并通过开放方式扩展到用户自有数据、工具和应用。
Cognichip 官方技术博客AI 评分3838 Cognichip 展示 Seascape 演示：ACI 将芯片前端设计从 20 周压缩至 10 天
Cognichip 在 EETimes Chiplet Conference 上演示了 Seascape——一个用 200 行 Python 编写的全程序化海面计算应用，其实际运行在为此定制的硬件上，含超 8 万行密集数学代码、2000 周期流水线和 256 个并行物理实例。
芯华章AI 评分2222 从卖工具到卖结果，本土EDA在Agentic EDA时代的窗口在哪里？
芯华章转载文章讨论Agentic EDA是否会给本土EDA带来新窗口，判断两种结果都会发生：若只是让AI更方便调用现有EDA工具，Cadence、Synopsys、Siemens三大家大概率更强；若价值从"买工具"转向"买结果"，本土EDA可能首次有机会不再只回答与三大家的差距，而是交付可验收的工程闭环。
芯华章AI 评分3232 所有人都在做 IC Agent，到底谁有护城河？
芯华章转载文章提出 IC Agent 的“五层地权图”，从设计意图、工程资产、工具引擎、流程闭环到 signoff 信任层划分工程控制点。文章认为护城河不在模型参数，而在谁能把 triage、RCA、repair、rerun 与证据链接入真实项目流程，并留下可复查、可复用、可签字的结果。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
CHIPS AllianceAI 评分1818 CHIPS Alliance 开发者聚焦：AMI 首席安全架构师 Stefano Righi
CHIPS Alliance 开发者聚焦栏目介绍 AMI 首席安全架构师 Stefano Righi，他自1985年以固件开发者起步，近十年专注平台安全方案。Righi 最看重已毕业的 Caliptra 项目，该项目提供规范、硅逻辑、ROM 与固件，用于在数据中心级 SoC 中实现 Root of Trust for Measurement 模块，支持设备身份、度量启动与证明。
ChipAgents 官方技术博客AI 评分3838 
为何芯片工程师应关注 AI 生成的行为模型
ChipAgents 技术博客阐述用智能体 AI 快速生成高保真行为模型的六步流程：定义范围、生成参考数据、产出模型、对照黄金仿真验证、迭代精修、部署到仿真环境。
Silimate 官方动态AI 评分4040 Silimate CTO 访谈：芯片设计 copilot 与 Preqorsor 的 PPA 早期预估
Silimate CTO Akash 在访谈中介绍公司面向芯片设计者的 copilot，聚焦在综合前发现并修复功能与 PPA 问题。其 PPA 工具 Preqorsor 提供功耗、性能、面积的早期估算并标出瓶颈，目标不是替代综合报告，而是更快反馈，尤其针对较小 RTL 块。公司已有 10+ 客户，包括 Tenstorrent；PPA 预测更多依赖传统机器学习，LLM 则用于优化与功能正确性。
Blue Pearl Solutions 官方动态AI 评分2020 Blue Pearl Solutions：有效 RTL 签核需要规则，也需要例外
Blue Pearl Solutions 提出，RTL lint 签核应先建立明确的规则包，再对确有依据的违规授予带说明的豁免。规则包可基于 STARC、DO-254 及 ESA 等专用规则集定制，覆盖 CDC、RDC、FSM、锁存器推断与未连接信号等检查。团队还需跨多次分析跟踪错误、警告与豁免趋势，判断设计是否收敛到可签核状态。
UCIe ConsortiumAI 评分2525 
UniVista 谈 UCIe 如何成为 Chiplet 产业的基石
UniVista 作为 UCIe IP 供应商，提出 UCIe IP 产品竞争力取决于四个维度：对从物理层到协议层完整规范的理解、基于行业洞察的产品定义、涵盖 SI/PI/EMI/热与应力的工程实现，以及跨晶圆厂、先进封装、EDA 与 NoC 的开放生态协作。
Sigasi 官方动态AI 评分2222 Sigasi 称其 RTL 控制速度快于 AI 生成速度
Sigasi 提出“控制 RTL 快于 AI 生成 RTL”的主张，强调 AI 虽能在数秒内生成看似合理的 RTL，但生成代码仍需在完整项目上下文中验证、理解与审查。
ChipAgents 官方技术博客AI 评分3030 
ChipAgents CEO 谈智能体 AI 为何是 EDA 以来芯片设计最大变革
ChipAgents 创始人兼 CEO William Wang 在 2026 GSA Tech Summit 小组讨论"加速设计到制造——AI 的新前沿？"上阐述了智能体 AI 是 EDA 之后芯片设计的下一轮演进。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 博客：AI 智能体当前可自动化的六项验证任务
ChipAgents 博客列出 AI 智能体当前可自动化的六项芯片验证任务，包括回归失败分诊、根因分析、UVM 生成与覆盖率收敛等。文章称验证已占 ASIC 与 FPGA 项目工程时间的 60-70%，约四分之三半导体项目延期，验证问题是主要延误原因之一。智能体可跨 RTL、波形、仿真日志、UVM 环境、断言与覆盖率数据库推理，自动解析日志、聚类失败、匹配缺陷库并生成 RCA 摘要。
思尔芯AI 评分3232 
新左移：以FPGA原型验证为“决策透镜”，加速RISC-V IP精准选型
思尔芯提出“新左移”理念，将FPGA原型验证前移至RISC-V IP选型与架构探索阶段，用MHz级真实运行数据替代仅靠数据手册和基准分数的评估。其芯神瞳S8-100搭载AMD Versal VP1902自适应SoC，单核等效逻辑门约1亿门。思尔芯已与开芯院、玄铁、Andes等20余家伙伴合作，玄铁C925在S8-100上完成首次公开展示，香山昆明湖验证扩展至16核。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens EDA 介绍 Calibre 3D IC 解决方案：覆盖 3D IC 物理验证、热与应力分析
Siemens EDA 介绍 Calibre 3D IC 解决方案，由 Calibre 3DStack、3DStack Advanced、3DThermal、3DStress 和 3DPERC 组成，覆盖 3D IC 物理验证、热分析与应力分析。
EDNAI 评分5252 
下一波 EDA：DATE 2026 的观察与启示
EDA 行业资深人士 Simon Davidmann 复盘 4 月在意大利维罗纳举行的 DATE 2026，认为 AI 已不再是与芯片设计并列的独立话题，而是同时作为工作负载、设计工具、验证挑战与安全风险出现。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：在 AI 生成 RTL 前筑起确定性防线
Sigasi 发文提出用 Sigasi Visual HDL 在 VS Code 中对 AI 生成的 RTL 做确定性校验，主张允许 AI 生成草稿但须通过这道“防线”才能合入。该工具在输入时执行语法与语义检查并提供 Quick Fix，规则库覆盖 VHDL 与 SystemVerilog/UVM，可约束团队规范与跨语言集成。企业版还提供 Sigasi CLI，用于把检查接入终端与 CI 流程。
EE TimesAI 评分5858 
西门子 EDA 推出 Fuse EDA AI 系统与 Fuse EDA AI Agent
西门子 EDA 推出 Fuse EDA AI System 与 Fuse EDA AI Agent，称其通过上下文感知的自然语言界面编排从概念到制造签核的多工具流程。
Axiomise 官方动态AI 评分2222 
Axiomise 谈形式验证的 11 个问题：亿门级设计与方法论
Axiomise 创始人 Ashish Darbari 在 DVCon USA 后整理形式验证的 11 个常见问题，称团队近期对含 3.38 亿触发器、11 亿门的深度时序设计一次性整体编译，未做 cut-point 或 boxing，借助 Axiomise proof accelerators 在数秒内发现缺陷。
Axiomise 官方动态AI 评分2020 
Axiomise CEO 谈形式验证为何仍是小众：培训、方法论、流程与项目连续性四大缺口
Axiomise 创始人兼 CEO Ashish Darbari 撰文分析形式验证虽在业界屡获成功却仍未被每位设计与验证工程师日常使用，原因集中在缺乏良好培训、缺乏覆盖从轻量 app 到端到端深度形式验证的完整方法论、流程常因人言而非基于指标的经验分析摇摆，以及项目内缺乏连续性应用。
Axiomise 官方动态AI 评分2222 
Axiomise 谈“硅验证通过”为何不足以保障处理器安全
Axiomise 的 Ashish Darbari 撰文指出，Meltdown 与 Spectre 暴露的安全漏洞说明安全不只是软件问题，而是系统问题，需在设计前端就纳入架构考量。他认为动态仿真难以扩展、单纯仿真也不够，应引入形式化验证等手段；文中以他协助验证一款可定制 CPU 的经历为例，形式化测试平台发现了非特权访问特权内存区域等漏洞，部分源于设计疏漏或实现与规格不符。
Axiomise 官方动态AI 评分1515 
Axiomise 创始人 Ashish Darbari 讲述进入形式验证领域的历程
Axiomise 的 Ashish Darbari 讲述自己从印度工程师家庭出身、在 Birla Institute of Technology 学习电气电子工程，到在 TU Dresden 攻读计算逻辑硕士，最终选择形式验证方向博士offer的历程。他曾在 Intel、ARM、Imagination 和 OneSpin 任职，文章以其个人经历映照形式验证领域的发展。
Sigasi 官方动态AI 评分2222 Sigasi 谈 RTL 开发中的 AI：以确定性语义校验保持工程师控制权
Sigasi 发文阐述 AI 在 RTL 开发中的定位：AI 助手与智能体可快速生成 HDL、重构模块、提出修复建议，但生成代码仍需在完整项目上下文中评审与验证。
EDNAI 评分3636 
用AI解决EDA的哪个问题才真正值得？
文章指出Cadence、Synopsys、Siemens EDA三大EDA厂商正把增量启发式包装成“平台AI”，智能体初创公司则主打缓解旧工具使用痛点的copilot，三星、英伟达等芯片设计巨头在自建内部AI栈，而高校与OpenAI、DeepMind等基础模型实验室基本游离于工业实践之外。
OpenROAD／OpenROAD InitiativeAI 评分4040 
Ascenium 借助 OpenROAD 进行设计空间探索的策略优势
Ascenium 将设计空间探索（DSE）作为通用处理器架构决策的前置验证机制，在 Precision Innovations 支持下用 OpenROAD 提前暴露架构权衡，避免架构过拟合。
OpenROAD／OpenROAD InitiativeAI 评分5050 
OpenROAD 在 TinyTapeout 中的芯片设计快速实践教育
TinyTapeout 在 2025 年向 3 家代工厂提交了 12 颗芯片，3 名兼职工程师在无 NDA、预算不足 10 万欧元的情况下完成。借助 OpenROAD 等开源工具，每次提交都会自动重建并验证整颗芯片，包括 LVS、DRC 和形式验证，最终 GDS 可直接用于制造。团队称这把资金约束转化为工程迭代，临近流片截止仍可并行运行数十个构建与测试任务。
Chipmind 官方动态AI 评分1818 
Chipmind CEO Harald Kröll 在达沃斯 AI House 谈基于 AI 的芯片设计
Chipmind CEO Harald Kröll 在达沃斯 AI House 参加“GenAI is More Than LLMs”专题讨论，介绍 AI 芯片设计如何跨越通用大模型与开发流程之间的“空白地带”。他指出，通用模型能力虽广，但半导体行业的真正加速来自将 AI 原生融入复杂的 EDA 与开发环境，构建面向硬件工作流的设计感知系统。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：用上游 RTL 质量门禁减少验证与调试负担
Sigasi 提出用 Visual HDL 在编码、复用 IP 和集成 AI 生成代码阶段拦截缺陷，其核心诊断具备确定性和可复现性，可在编辑器与 CI 中一致运行。
CHIPS AllianceAI 评分2222 CHIPS Alliance 执行董事 Rob Mains 谈开源硅的信任、工具与未来
CHIPS Alliance 执行董事 Rob Mains 在开发者访谈中回顾从 IBM 到 Oracle 的硅开发全栈经历，提出开源硅应聚焦各方共需的基础组件，让企业把资源投向差异化创新。他以 Caliptra 为例称开源硬件 IP 已能设计、集成进 SoC 并量产部署，生产就绪需靠多次流片与持续使用来证明。他指出 DRC 与形式验证仍需与代工厂深化协作，规模化协作的最大障碍是信任而非技术。
Sigasi 官方动态AI 评分1515 Sigasi Visual HDL 面向 (E)CAD 经理的 7 项优势
Sigasi Visual HDL 面向 (E)CAD 经理列出 7 项优势，核心是把 IDE 级智能引入 VHDL、SystemVerilog 及混合语言设计。
Chipmind 官方动态AI 评分4040 Chipmind：超越 RTL，处理数字设计的长尾交付物
Chipmind 官方阐述其 AI 设计助手将 IP-XACT（IEEE 1685）、SystemRDL 等标准化元数据作为一等输入输出，并同步生成寄存器映射、文档与固件头文件。