El Correo Libre 第92期：Advent of FPGA 竞赛、COSMIC 安全飞地项目与 FuseSoC 新增 SPDX 支持
Jane Street 工程师 Anish Singhani 发起 Advent of FPGA 竞赛，要求用可综合硬件解决 Advent of Code 2025 题目，提交截止 2026 年 1 月 16 日，奖品含 UltraScale+ FPGA 开发板。
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#RTL/设计
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FOSSi FoundationAI 评分2222
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.5.0 发布：ExtModule 与 Params 移出 experimental 并弃用
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用，同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps，并支持绝对路径 source locators；CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
CHIPS AllianceAI 评分3333 SiFive 工程师 Jack Koenig 谈 Chisel 与 FIRRTL 的开源芯片设计演进
SiFive 高级主任工程师 Jack Koenig 是 Chisel 与 FIRRTL 项目任职最久的维护者之一，十年来参与将 FIRRTL 从原型推进到生产，并推动其 Scala 重实现及基于 MLIR 的 CircuitIR 重写。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 验证框架网络研讨会点播上线
Sigasi 上线其 2026 年首场网络研讨会点播，演示如何用 Sigasi Visual HDL 的 shift-left 方法在验证阶段节省时间与成本，面向 SystemVerilog 与 VHDL 的设计和验证工程师。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.4.0 发布
Chisel v7.4.0 发布，将 ClassType 中的 object Type 改为 public，并新增 SimulationTest 标记。svsim 修复了 VCS 2024+ 的 FSDB 生成问题并改用 filelist 指定源文件，CIRCT 依赖从 firtool-1.135.0 升至 firtool-1.137.0，同时升级至 Scala 2.13.18。
Sigasi 官方动态AI 评分2525 Sigasi Visual HDL 在 Google Antigravity 中运行验证
Sigasi 运营副总裁 Mark Christiaens 在 Fedora 43 上试用 Google 随 Gemini 3 发布的智能体开发平台 Antigravity，确认现有 VS Code 版 Sigasi Visual HDL 扩展无需修改即可安装运行，项目可被完整分析并支持图表、导航与文档功能。
NVC VHDL编译器发行AI 评分1010 NVC VHDL 编译器 1.18.2 发布
NVC VHDL 编译器发布 1.18.2 小版本错误修复更新，修复了一处会导致 `x * x` 结果为零的误优化（#1338，来自 @Blebowski），并解决了 #1239、#1332、#1334、#1335、#1347、#1348 等若干其他小问题。
FOSSi FuseSoC构建管理发行AI 评分2222 FuseSoC 2.4.5 发布
FuseSoC 2.4.5 发布，新增基于 URL 的库同步支持，并加入 SPDX 生成过滤器。该版本还修正了 copyto 到目录时的 EDAM 文件名，并在过滤器出错时输出堆栈跟踪。
YosysHQ 官方动态AI 评分1818 
YosysHQ 发布 Tabby CAD Suite 20251111 版本
YosysHQ 发布 Tabby CAD Suite 十一月版本，SBY 新增 cycle_width N 选项，用于设置 VCD 波形中全局时钟周期的时间步数，仅在启用 vcd_sim 时生效。Yosys 的 RTLIL 解析器和 pyosys 绑定已重写，官方称不引入功能变化，但可提升执行时间与可维护性。