IDS-AI 如何用 SpecCheck 智能体打造“黄金规格”
Agnisys 介绍 IDesignSpec-AI（IDS-AI）中的 SpecCheck 智能体如何检查规格是否达到“黄金规格”要求。该智能体先对规格做规则与 AI 语义分析，覆盖 CSR 模型（如 IP-XACT、SystemRDL），标记矛盾冲突、行为缺失、寄存器与字段错误、术语不一致、时序/复位/顺序问题及多文件间不一致，并通过受人工干预与批准的自校正循环修正。
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如何打造“黄金规范”：Agnisys 谈 SoC/IP 规范的关键属性
Agnisys 提出“黄金规范”应作为 SoC 与 IP 架构及预期行为的单一权威来源，供设计、验证、编程、测试等团队共用。其 IDesignSpec-AI（IDS-AI）可处理文本、PDF、HTML、Markdown 等非结构化格式及 SystemRDL、IP-XACT、YAML、XML 等机器可读格式。
Accellera Systems InitiativeAI 评分5858 Accellera 批准功能安全语言标准 FSL LRM 1.0 发布
Accellera 批准功能安全语言标准 FSL LRM 1.0 发布，该标准提供数据模型驱动的语言，用于编写和交换 FMEDA 数据，包括失效模式、安全机制和安全指标。Agnisys、Intel、Siemens EDA 和 Synopsys 在引述中表示支持，并称该标准有助于弥合 ISO 26262 与 IEC 61508 要求同数据采集共享方式之间的差距，提升半导体供应链的互操作性与可追溯性。
Agnisys 官方动态AI 评分2020 Agnisys 谈芯片设计方法：从可执行规范自动生成 RTL、UVM 与 C/C++ 测试
Agnisys 介绍以可执行规范为单一事实来源的“规范自动化”方法，从规范自动生成 RTL、UVM 测试及 C/C++ 测试代码。可自动生成的部分包括可编程寄存器、存储器、状态机、总线接口、CDC 逻辑与功能安全机制等，寄存器测试覆盖间接、索引、只读/只写等多种类型。该方法用于设计、验证、软件开发与硅前硅后验证，规范变更后重新生成即可保持各团队同步。
Agnisys 官方动态AI 评分3333 Agnisys 2026 Q3 通讯：IDS-AI 验证流水线与 SystemRDL 严格合规等更新
Agnisys 发布 2026 Q3 通讯，重点介绍 IDS-AI 以可核查、可引用的流水线方式支撑 AI 对规格的每项判断，而非仅凭模型结论。
Agnisys 官方动态AI 评分3838 Agnisys 与 Axiomise 合作加速 NoC 设计与形式化签核
Agnisys 与 Axiomise 宣布合作，将 Agnisys 的 IDS-NoC 自动 NoC 生成与 Axiomise 的 nocProve 形式化验证技术结合，面向 AI 处理器、GPU 和 AI 推理引擎等 NoC 设计。双方称该组合旨在缩短上市时间、提升复杂 NoC 设计的质量与验证置信度，减少流片前意外和重投片。
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Agnisys 推出 IDS-AI 智能体框架，覆盖规格到 RTL 签核
Agnisys 在 DAC 上发布 IDS-AI，称其为面向半导体开发的智能体 AI 框架，可从功能规格、CSR 与 SoC 层级驱动 RTL 生成、验证与确认流程。
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Agnisys 推出 IDS-NoC：自动生成 NoC 互连
Agnisys 发布 IDS-NoC，一款面向异构多核 SoC 的可扩展 NoC 互连 IP 生成方案，基于分组交换的分布式架构，可快速创建、配置并集成高性能互连网络。
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Agnisys 推出 IDS-NoC：面向现代 SoC 的可配置 NoC IP 生成器
Agnisys 推出 IDS-NoC 可配置生成器，可按用户定义配置自动生成 NoC IP，支持拓扑、路由算法、仲裁策略及 initiator/target 数量等参数。生成的 NoC 采用 mesh 拓扑，通过 Network Interface 将 AXI4 事务打包为 72 位定宽 flit 传输，并按写地址/写数据、写响应、读地址、读数据划分四条虚拟通道以降低死锁风险。
Agnisys 官方动态AI 评分2727 Agnisys 将在 DAC 2026 展示 IDS-AI、IDS-NoC 与 DFT 自动化
Agnisys 宣布将在 7 月 27–29 日于长滩举行的 DAC 2026 上展示 IDS-AI、IDS-NoC 及先进 DFT 自动化。IDS-AI 是理解芯片设计意图、覆盖从黄金规范到 RTL 签核全流程的智能体 AI 框架；IDS-NoC 自动生成可扩展、无死锁的开放 SystemVerilog NoC RTL。
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Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
Accellera Systems Initiative精选AI 评分7373 Accellera 发布 CDC/RDC 标准 1.0，多家 EDA 与芯片厂商表态支持
Accellera 发布《Standard for IP Abstraction for Clock and Reset Domain Crossing Integration》LRM 1.0，多家厂商发表声明祝贺。
推荐理由：多家 EDA 与芯片厂商就 CDC/RDC 标准 1.0 表态，可看出该标准在 IP 抽象与跨工具验证上的协作范围。