Sigasi Visual HDL 2026.2 发布，新增 MCP 服务器与重写 CLI
Sigasi 发布 Visual HDL 2026.2，围绕 AI 辅助 RTL 开发强化三处能力：Modular Projects 成为新项目默认结构，新增 Sigasi MCP 服务器可向 VS Code + Copilot、Cursor 等 AI 助手提供设计信息，Sigasi CLI 完全重写并支持 daemon 以加快重复调用。
NEWS / 动态
资讯 · 全部
按时间浏览，使用右上角筛选切换领域。
Sigasi 官方动态AI 评分5858
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.152.0 发布
CIRCT 项目的 firtool 发布 1.152.0 版本，为 ImportVerilog 和 Moore 方言新增 $fscanf/$sscanf 扫描格式支持、$timeformat 系统任务及 %l/%L 库绑定格式符。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
GDSFactory芯片版图设计自动化发行AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.45.0
GDSFactory 芯片版图设计自动化发布 v9.45.0，新增 GitHub 原生代码覆盖率报告，并优化组件查找与路径拉伸性能。该版本在碰撞时改为警告而非报错，改进 route_astar 路径搜索性能，并修复自定义 PDK 激活时残留层清理等问题。
Chipmind 官方动态AI 评分88 Chipmind 迁入苏黎世 Technopark，扩展自主芯片设计智能体团队
Chipmind 已搬入苏黎世 Technopark 更大的办公室，以扩展其自主芯片设计智能体并容纳新员工。新总部地址为 Chipmind AG, Technoparkstrasse Nr. 1, ZE 4012, 8005 Zürich，公司同时接入当地的 AI Startup Center 生态。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
Real Intent 官方动态AI 评分5858 Real Intent 为 Meridian CDC 增加微架构分析，称违例复核负担降低 95%
Real Intent 宣布为 Meridian CDC 静态签核工具增加微架构分析（MA），称可从 RTL 推断功能意图，识别 FIFO、FSM、计数器、RAM、移位器、寄存器堆和脉冲同步器等结构分析难以完全识别的功能组件。公司称该功能使违例报告精度最高达 98%，设计人员复核负担最多降低 95%。原文将上述数字归于厂商自述，未给出具体设计规模、工艺或独立评测条件。
Axiomise 官方动态AI 评分5353 
Axiomise 用 floatrix 形式验证发现 BF16 除法器隐藏下溢
Axiomise 工程师用 floatrix 在 fpnew FPU 的 BF16 除法器中发现一处下溢漏报：该单元内部以 FP32 计算，对极小结果判定为无下溢、无 inexact，但舍入到 BF16 后该值变为极小且 inexact，按 RISC-V BF16 规则应报下溢，由于标志逻辑绑定 FP32 而非 BF16，设计静默漏掉该异常。
Chipmind 官方动态AI 评分2222 
Chipmind 参与 CHIPS-JU ODE4EC 项目启动会，聚焦开源 EDA 与 AI 芯片设计
Chipmind 宣布参与 CHIPS-JU 旗下 ODE4EC 项目并出席在米兰举行的启动会，该项目聚焦面向欧洲芯片的开源设计环境。Chipmind 在 ODE4EC-PIV 分支中贡献基于其专有 Agent Harnesses 的芯片设计学习循环，用于自主执行工作流、从错误中学习并迭代至设计正确。
CHIPS AllianceAI 评分1818 CHIPS Alliance 开发者聚焦：AMI 首席安全架构师 Stefano Righi
CHIPS Alliance 开发者聚焦栏目介绍 AMI 首席安全架构师 Stefano Righi，他自1985年以固件开发者起步，近十年专注平台安全方案。Righi 最看重已毕业的 Caliptra 项目，该项目提供规范、硅逻辑、ROM 与固件，用于在数据中心级 SoC 中实现 Root of Trust for Measurement 模块，支持设备身份、度量启动与证明。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
OpenROAD／OpenROAD InitiativeAI 评分5050 OpenROAD 百场用户访谈：先进节点 DSE、AI 工作流与 PDK 获取成核心诉求
UC San Diego、亚利桑那州立大学、布朗大学与 Precision Innovations 团队在 NSF POSE 项目支持下，于 2026 年 1-2 月完成 103 场 OpenROAD 用户访谈。
概伦电子精选AI 评分6767 概伦电子收购锐成芯微及纳能微获证监会注册通过
概伦电子收购锐成芯微及其控股纳能微于2026年6月29日获中国证监会注册通过。锐成芯微在模拟混合IP、射频IP、嵌入式存储IP三大细分赛道位居国内首位，并通过纳能微拓展高速接口IP，拥有覆盖全球30多家晶圆厂、4nm-180nm工艺的上千套经硅验证物理IP。概伦电子称将借此从EDA工具提供商转向EDA+IP全链路赋能平台，并计划拓展至先进封装和3D-IC。
推荐理由：概伦电子收购锐成芯微获证监会注册通过，原文交代了标的IP资产规模与EDA+IP整合的三层规划。
ChipNexus 官方动态AI 评分5858 
ChipNexus 与普渡 SoCET 评测 NEX 的 RTL 设计能力
ChipNexus 与普渡大学 SoCET 团队合作，用从 32 位 ALU 到双核缓存一致 RV32I 处理器的四级任务评测 NEX 的 RTL 设计能力。最复杂设计含 25–30 个 RTL 文件和约 30 个汇编测试程序，人工估计约 100 小时，使用 NEX 后约 2.5–3.5 小时完成，有经验设计者的活跃设计时间降幅在 2.4 倍到 43 倍之间。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 将在 DAC 2026 现场演示自主芯片设计
ChipAgents 将在 DAC 2026 展位 #1341 现场演示其多智能体平台如何在现有 EDA 工具与设计环境中自动化设计、验证和调试流程。其与 Analog Devices 的 TechTalk 将讨论智能体 AI 在架构探索、RTL 质量分析、验证加速、物理设计优化与设计收敛中的应用。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 创始人兼 CEO William Wang 获南海岸商业与科技奖年度企业家
ChipAgents 创始人兼 CEO William Wang 于 6 月 23 日在 South Coast Business & Technology Awards 获年度企业家奖，表彰其在打造品类定义性技术、推动半导体行业发展和回馈社区方面的贡献。
ChipAgents 官方新闻室AI 评分2222 
ChipAgents 加入 AWS 合作伙伴网络，推进 AI 驱动的半导体工程
ChipAgents 宣布加入亚马逊云科技（AWS）合作伙伴网络（APN），将借助 AWS 市场、安全云环境与 Bedrock 模型服务把其面向半导体工程的智能体 AI 平台推向更多客户。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 CVDP 1.1.0 基准，新增面向 AI 智能体的评测改进
Si2 发布开源基准 CVDP 1.1.0，针对 AI 智能体改进评测框架。该版本采用 cocotb、Yosys、IVerilog 的稳定版本，cocotb 2.x 有望支持更多开源与商业仿真器，框架内新增使用 Claude Code 运行评测的初始设置，并增加来自 40 多个开源仓库的 100 个数据点，含人工植入缺陷和更大规模问题。
推荐理由：CVDP 1.1.0 的更新清单可用于比较面向 AI 智能体的 RTL 基准在工具版本与数据规模上的变化。
NVIDIA 官方动态AI 评分2222 
NVIDIA 如何用 Agent Toolkit 构建可信专用 AI
NVIDIA 介绍其 Agent Toolkit，由 Nemotron 开放模型、NemoClaw 蓝图和 OpenShell 运行时组成，为企业和开发者提供可定制、可控制的专用 AI 智能体基础。
Silicon Integration InitiativeAI 评分2828 Si2 LLM Benchmarking Coalition 第二届研讨会：对齐智能体基准与验证方法同真实 EDA 工作流
Si2 LLM Benchmarking Coalition 将于 7 月 29 日在加州圣克拉拉 Keysight Technologies 举办第二届研讨会，主题为对齐智能体基准与验证方法同真实 EDA 工作流。
LLVM CIRCT电路中间表示发行AI 评分1010 LLVM CIRCT 电路中间表示工具 firtool-1.150.2 发布
LLVM CIRCT 电路中间表示工具 firtool-1.150.2 发布，本次变更由 @seldridge 调整 _all_ Upload Wheel Jobs 中的 Python 版本。完整变更记录见 Full Changelog。
行芯科技AI 评分1818 
行芯科技获浙江省知识产权奖两项二等奖
行芯科技获评浙江省知识产权发明专利二等奖和计算机软件二等奖，获奖名单由浙江省市场监督管理局在《关于公布省政府质量奖等获奖项目和组织名单的通知》（浙市监质〔2026〕2号）中公布。该奖为浙江省政府设立的最高层级知识产权荣誉，公司称此次"双奖"印证其"技术深耕+知识产权强基"战略及专利、软著、商业秘密协同保护体系的成效。
OSVVM 官方验证方法新闻AI 评分1818 OSVVM 2026.05 版本将 AXI4 Memory 改为 AXI 字宽
OSVVM 2026.05 版本将 AXI4 Memory 由字节宽改为 AXI 字宽，影响通过 NewID 对内存的间接访问。旧版本调用需将 AddrWidth 改为 AXI_ADDR_WIDTH - AXI_BYTE_ADDR_WIDTH、DataWidth 改为 AXI_DATA_WIDTH。
Aniah 官方动态AI 评分3838 
Aniah 的 AI 驱动电气验证平台 OneCheck 获 Elmos 采用
汽车半导体公司 Elmos 已在各设计团队采用 Aniah 的 AI 驱动电气验证平台 OneCheck，用于提升设计可靠性、加快上市时间并确保汽车 SoC 的电气合规。OneCheck 将穷举式形式分析与自动化结合，在流程早期检出隐藏的电气设计错误。Elmos 产品开发副总裁 Armin Kemna 称其可更早发现复杂电气问题，提升一次流片成功率。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.1.0.dev2 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev2 开发版，新增 sky130 padring 生成支持，并加入 sky130 全芯片设计 CI 流程。该版本在综合阶段移除全部 formal cells，改用 SYNTH_BUFFER_CELL 做端口缓冲，同时为 gf180mcu 增加 3v3 PAD 支持及多项改进，KLayout.Render 现可仅凭 GDS 运行。
ChipNexus 官方动态AI 评分5555 ChipNexus 发布 NEX v5.40，重做文件操作并集成 QuestaSim
ChipNexus 发布 NEX v5.40，重做文件操作并新增原生 QuestaSim 集成。文件操作支持自动 diff 与确认、上下文 grep、定向补丁、写入前预览和大文件分页；QuestaSim 侧提供专用 MCP server 与验证工作流，缺失时自动生成 run_sim.do。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.21.1 发布
NVC VHDL 编译器发布 1.21.1 小版本错误修复更新，修复了同名重载子程序调用被误报为歧义（#1560）、VHPI 外部子程序读取标量 out 和 inout 参数（#1570）、过程内分配含无约束字段记录时的内存损坏（#1576），以及进程内常量时间表达式使用 'stable 属性时的崩溃（#1537）。
ChipAgents 官方新闻室AI 评分2222 
ChipAgents 获得 SOC 2 Type II 认证，强化半导体设计智能体 AI 安全
ChipAgents 已获得 SOC 2 Type II 认证，该审计由 Insight Assurance 完成，覆盖安全、可用性、机密性、处理完整性和隐私等信任服务准则。其多智能体平台已部署于 120 多家半导体公司，用于加速芯片设计与验证流程。公司称该认证体现其在数据保护、智能体沙箱和部署策略上的安全投入。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 2026.05 版本 SetAxi4Options/GetAxi4Options 在时间 0 调用非 AXI4 总线参数会崩溃
OSVVM 2026.05 中，测试用例在时间 0 调用 SetAxi4Options/GetAxi4Options 并传入非 AXI4 总线值参数（如 BRESP）时会崩溃，因新实现直接引用尚未构造的 params 数据结构。解决方法是在进程开头加 WaitForClock(ManagerRec, 0)，其行为与旧版一致且不产生等待。该实现简化了向 VC 添加参数，作者计划推广到其他 VC。
ChipAgents 官方技术博客精选AI 评分6060 
ChipAgents 发布首个芯片设计智能体模型 Renoir
ChipAgents 发布首个面向芯片设计的智能体大模型 Renoir，基于开源权重 MoE 大模型微调，可在气隙本地环境部署。官方称在覆盖 RTL 生成、缺陷定位与规格到代码实现的内部芯片设计基准上，Renoir 超过其基座模型、接近 Claude Opus 4.6，成本降低一半以上。团队表示该模型在数据、时间和算力受限预算下训练，属于一次试水，后续将扩大数据集和训练规模。
推荐理由：ChipAgents 公布 Renoir 的微调来源、内部基准覆盖任务与成本对比，可了解其自评口径与本地部署条件。
ACM SIGDAAI 评分1818 IEEE HOST 2027 征稿启动：硬件安全与信任研讨会
IEEE HOST 2027 已开放征稿，第20届会议将于2027年5月在华盛顿特区举办。征稿覆盖AI与硬件安全、硬件安全CAD验证、PUF/TRNG等安全原语、攻击与防御、架构与系统安全、Chiplet与先进封装安全等方向，设长文（10页正文加2页参考文献）与短文（5页正文加1页参考文献）两种格式，采用双盲评审，仅长文进入rebuttal流程。
FOSSi FoundationAI 评分1212 
ORConf 2026 开放注册，9 月在比利时根特举行
FOSSi Foundation 宣布 ORConf 2026 开放注册，会议于 9 月 11 日至 13 日在比利时根特 Zebrastraat 活动中心举行，聚焦自由与开源硅。会议免费参加，演讲投稿截止 8 月 16 日，今年与 FPL 2026 在同一场地前后衔接举办。
GDSFactory芯片版图设计自动化发行AI 评分1313 GDSFactory 芯片版图设计自动化 v9.44.0 发布
GDSFactory 发布 v9.44.0，修复了与元件边界齐平的引脚端口方向问题，并恢复 npoints 下限使小半径弯曲保持弧形。该版本在 get_cross_section 中对 CrossSection 实例应用设置覆盖，为 AWG 增加 length_increment，并优化 extrude() 截面循环以共享三角函数计算。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 庆祝成立两周年：多智能体系统服务全球前 80 家半导体公司
ChipAgents 在成立两周年之际披露，其多智能体系统已服务全球前 80 家半导体公司，自主执行 RTL 设计、验证、调试等复杂工作流。公司称截至 2026 年 10 月已有超过 200 个半导体企业部署、全球用户社区超过 2 万人。ChipAgents 2024 年创立于 UCSB 人工智能实验室，未来将聚焦以数量级提升生产力并保证结果质量。
CHIPS AllianceAI 评分2222 
CHIPS Alliance 参加 2026 OCP EMEA 峰会，Antmicro 演示 Guineveer RISC-V 参考设计
CHIPS Alliance 于 4 月 29-30 日在巴塞罗那参加 2026 OCP EMEA 峰会，Google 与 Antmicro 代表在展台讨论开源芯片开发。
ChipNexus 官方动态AI 评分3838 NEX v5.34 发布：首个 Lattice 智能体上线
NEX v5.34 发布，首次引入由 Lattice 支持的智能体，支持 Lattice Radiant 集成，可在 NEX 内自动化更复杂任务并保持对智能体操作的透明与控制。
FOSSi FoundationAI 评分4242 
El Correo Libre 第98期：ODE4EC 启动、HeiChips 夏令营与 z386 开源 i386 克隆
开源硬件基金会支持的 ODE4EC 启动，这项为期三年的计划聚焦开源 EDA 工具、开放设计 IP 与开放 PDK，下设 ODE4EC-AMS、ODE4EC-DIG 和 ODE4EC-PIV 三个项目，分别覆盖模拟混合信号、数字设计与验证流程集成。
Silicon Integration InitiativeAI 评分5858 Si2 AI/ML 工作组公开发布面向 EDA 的 AI 本体
Si2 AI/ML Schema/Ontology 工作组公开发布其 AI for EDA Ontology，以 Apache 2.0 许可在 GitHub 开源，目标是提供示例本体与用例，支持 EDA 智能体系统实验。
Cognichip 官方技术博客AI 评分3636 
Cognichip 全球 AI 硬件黑客松：220+ 学生 10 天生成约 75 万行 RTL
Cognichip 全球高校 AI 硬件黑客松吸引三大洲 220 多名学生，60 多支队伍在十天左右完成 64 个 ASIC 与 FPGA 项目，合计生成约 75 万行 RTL，并颁出 6500 美元奖金及小型物理芯片流片名额。
LibreLane ASIC设计流程发行AI 评分2222 LibreLane ASIC 设计流程 3.0.4 发布
LibreLane ASIC 设计流程发布 3.0.4 版本，更新了已弃用的 GitHub Actions，并在 Magic 中按场景关闭锁定、崩溃备份与 DRC 功能。