Silvaco 网络研讨会：用 FTCO™ 代理模型探索 GAA NSFET 设计空间
Silvaco 举办网络研讨会，演示面向 GAA NSFET 的完整 FTCO™ 工作流，覆盖从纳米片形成工艺仿真到器件仿真，并用 Victory DoE 与 Victory Analytics 将少量高保真仿真转化为 AI 代理模型。
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#原型/仿真
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Silvaco 官方技术公告RSSAI 评分2222
合见工软精选AI 评分6060 
合见工软与开芯院在RISC-V峰会展示香山验证方法论
合见工软与北京开源芯片研究院在第六届RISC-V中国峰会上展示软硬双线的香山验证方法论：软件侧UVS+、UVD+适配香山平台并与UCAgent智能验证平台打通仿真与智能验证双通道，硬件侧香山·八达岭可扩展智算IP在PD-AS原型验证平台上跑通并现场实机演示。合见工软称联合测试中UVS+针对香山昆明湖架构的单核仿真性能较国际主流竞品提升高达2倍，并获颁香山企业贡献者奖项。
推荐理由：合见工软与开芯院在RISC-V峰会同台展示仿真调试适配、智能验证对接与原型验证跑通三条合作线，可观察国产工具链在香山生态中的接入方式。
思尔芯AI 评分4040 
当RISC-V遇上大模型：思尔芯在2026 RISC-V中国峰会展示验证新解法
思尔芯在第六届RISC-V中国峰会上展示了大模型驱动的RISC-V虚拟平台与人机协同调试工作流，该平台可运行固件、引导程序及操作系统，提供处理器、内存、总线、中断及常用外设的仿真环境，并支持断点、观察点、状态检查、执行跟踪及运行状态保存与恢复。
Sigasi 官方动态AI 评分5555 Sigasi 演示 AI 智能体跑完整 HDL 工作流：自报完成后仍有诊断遗留
Sigasi 在 10 月 14 日的线上研讨会中让 AI 智能体（演示用 Claude Code）完成两个 HDL 工程目标，两者都自行结束，但确定性分析仍报出未用信号、generic 映射问题、未约束信号类型和空范围等遗留项。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 协同仿真运行期选项配置方法
OSVVM 协同仿真程序无法像普通 C/C++ 程序那样通过 main 接收命令行参数，因此改用 vusermain.cfg 文件在运行期指定各节点的“命令行”。
思尔芯AI 评分3333 
思尔芯2026 DVCon巡展收官：展示软硬件协同验证与S8-100原型系统
思尔芯在2026 DVCon上海、班加罗尔、新竹、横滨巡展中展示SoC验证成果，包括锁步控制、时间同步的虚拟原型与硬件仿真软硬件协同验证框架。展台基于芯神瞳S8-100原型验证系统演示Andes AX66四核RISC-V处理器IP，在Linux KVM下启动两台虚拟机运行TinyStories模型。
思尔芯AI 评分2222 
思尔芯获Andes晶心科技“2026年度最佳合作伙伴”奖
思尔芯本月宣布获得RISC-V处理器IP厂商Andes晶心科技颁发的“2026年度最佳合作伙伴”奖，双方合作已从平台适配升级为“IP+EDA+场景”联合交付。Andes的AX45MPV、AX66等RISC-V处理器IP已在思尔芯芯神瞳Prodigy S8-100原型验证系统上运行Linux与边缘AI推理Demo，S8-100单系统等效逻辑容量约1亿门并支持多FPGA扩展。
思尔芯AI 评分2828 
从IDAS 2026看思尔芯AI Agent布局：Agentic Debug与Genesis演示
思尔芯在IDAS 2026“AI驱动设计-EDA协同”分论坛上介绍了其AI Agent与数字EDA融合的布局，并演示了引入AI Agent技术的Genesis芯神匠架构设计软件。该Agent在虚拟原型调试中可自动调用仿真工具，定位OpenSBI固件故障导致的启动异常问题。思尔芯称此次分享与Demo只是其AI战略的“初亮相”，更多AI Agent与数字EDA融合的产品与解决方案蓄势待发。
CHIPS AllianceAI 评分3838 
CHIPS Alliance 开源 I3C Core 新增 Host Controller 支持
CHIPS Alliance 成员 Antmicro 为开源 I3C Core 实现了 Host Controller 支持，此前该核仅支持 Target 模式。
Chipmind 官方动态AI 评分2222 Chipmind 演示 RTL Canvas：面向芯片设计的生成式 UI
Chipmind 演示了其生成式 UI 产品 RTL Canvas：工程师在现有芯片架构图上画红叉删除模块，AI 智能体 Chipmind John 解析意图、更新 RTL 实现，并以可交互的可视化 diff 返回结果供审批。该演示仅覆盖一个简单示例，Chipmind 称 RTL Canvas 旨在让团队以架构而非文本提示的方式设计、探索和评审大规模芯片与复杂 SoC，更多能力仍在开发中。
OSVVM 官方验证方法新闻AI 评分3838 
用 rv32 与 OSVVM 协同仿真联合调试 RISC-V 代码与逻辑
在 OSVVM 协同仿真环境中，rv32 RISC-V 指令集仿真器（ISS）内置的 gdbserver 代码可让 GDB 通过 TCP/IP socket 以远程目标方式连接，从而在逻辑仿真器之外同时调试 RISC-V 应用代码。
思尔芯AI 评分5858 
思尔芯发布 RCF RTL 自动分割工具，面向大规模 AI/HPC 芯片原型验证
思尔芯推出自研综合器与 RCF（RTL Compile Flow）工具，直接在 RTL 代码层面做全局时序驱动的自动分割，并让综合与布局布线并行处理，以缩短编译周期、保持设计结构和信号名称一致。
思尔芯AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
思尔芯AI 评分4242 
思尔芯以数字前端EDA全流程方案推动芯片设计左移与RISC-V生态落地
思尔芯以“聚力生态、左移周期、提前闭环”为核心战略，构建覆盖芯神匠架构设计、芯神驰软件仿真、芯神鼎硬件仿真、芯神瞳原型验证、芯神觉数字调试及EDA云平台的数字前端全流程方案。
Sigasi 官方动态AI 评分5858 Sigasi 演示四个智能体工作流：用 MCP 校验 AI 生成的 HDL
Sigasi 发布四个演示，展示 Claude Code、Cursor、Copilot 等编码智能体通过 MCP 和 Sigasi CLI 调用其确定性 HDL 分析，用于迭代生成 SDRAM 控制器、修复项目依赖、排查 UVM 测试平台问题和统一格式化 VHDL、Verilog、SystemVerilog 文件。
OSVVM 官方验证方法新闻AI 评分3838 
如何调试 OSVVM 协同仿真程序
OSVVM 自 2023.01 版本起支持协同仿真，可将 C/C++ 代码编译为宿主机程序并与逻辑仿真通过 API 交互。文章介绍用 GDB 调试这类协同仿真代码：GHDL 直接调试其生成的可执行文件并加载 VUser.so 符号，NVC 则调试 nvc 可执行文件并从批处理日志复制命令行参数。建立 GDB 连接后可接入 Eclipse 等 IDE，实现软件与逻辑在同一验证环境中的双重调试。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
深维科技AI 评分3838 
深维科技参加CCF工控机专委会四十周年活动，分享FPGA抗辐射加固工具链
深维科技在6月27日北京举行的第三届“风云论坛”暨CCF工业控制计算机专委会四十周年活动上，介绍了其FPGA抗辐射可靠性加固工具链的最新进展。该工具链以故障注入、故障分析、智能设计加固为核心，可在设计阶段模拟故障影响、分析传播路径与敏感模块，并已与行业头部客户开展应用部署。公司还提出以FPGA动态重构、资源池化与虚拟化分区为核心的星载异构计算路线，目前已在SAR算法硬件加速领域实施。
Chipmind 官方动态AI 评分4242 
Chipmind 推出 RTL Canvas：面向芯片设计智能体的生成式 UI
Chipmind 发布 RTL Canvas，称其为芯片设计工程师与 AI 智能体之间的首个双向契约界面，工程师可在 RTL 图上直接绘制架构意图，智能体生成的改动以可视化差异回显。
Axiomise 官方动态AI 评分5353 
Axiomise 用 floatrix 形式验证发现 BF16 除法器隐藏下溢
Axiomise 工程师用 floatrix 在 fpnew FPU 的 BF16 除法器中发现一处下溢漏报：该单元内部以 FP32 计算，对极小结果判定为无下溢、无 inexact，但舍入到 BF16 后该值变为极小且 inexact，按 RISC-V BF16 规则应报下溢，由于标志逻辑绑定 FP32 而非 BF16，设计静默漏掉该异常。
思尔芯AI 评分5858 
思尔芯推出DFI适配内存模型方案，支持DDR5/LPDDR5原型验证
思尔芯推出DFI适配验证解决方案，其Memory Model IP利用FPGA已有DDR4物理接口模拟DDR5、LPDDR5及HBM2E/3行为，并增加可观测可控制的后门接口。
OSVVM 官方验证方法新闻AI 评分5858 
OSVVM 作者详解如何构建协仿真验证组件：以 PCIe VC 为例
OSVVM 作者以 2026.01 版本新增的 PCIe 协仿真 VC 为例，说明如何把 C 协议模型接入 VHDL 验证组件。文章拆解了 MIT 记录信号、VUserMain 入口、VTrans 外部过程与适配层之间的连接方式，并介绍用背靠背自洽测试和 Altera Cyclone V PCIe Hard IP 仿真模型验证该 VC 的两条路径。
思尔芯AI 评分3232 
新左移：以FPGA原型验证为“决策透镜”，加速RISC-V IP精准选型
思尔芯提出“新左移”理念，将FPGA原型验证前移至RISC-V IP选型与架构探索阶段，用MHz级真实运行数据替代仅靠数据手册和基准分数的评估。其芯神瞳S8-100搭载AMD Versal VP1902自适应SoC，单核等效逻辑门约1亿门。思尔芯已与开芯院、玄铁、Andes等20余家伙伴合作，玄铁C925在S8-100上完成首次公开展示，香山昆明湖验证扩展至16核。
思尔芯AI 评分5252 
思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。
思尔芯AI 评分1818 思尔芯将参展Andes RISC-V CON 2026全球四城巡回，演示S8-100原型验证系统
思尔芯将以主题演讲加现场展台Demo形式参与Andes RISC-V CON 2026全球巡回，现场演示Andes最新处理器在其新一代原型验证系统S8-100上的运行效果。大会于4月15日至5月14日依次在新竹、圣何塞、北京、上海举行，聚焦AI、车用电子、数据中心及IoT等议题。思尔芯副总裁陈英仁将在北京站和上海站分享与Andes在RISC-V生态共建中的实战经验。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.10.0 发布
Chisel v7.10.0 发布，新增 bool 的 asReset 转换、ChiselSim 的 Instance Choice 支持、svsim 的 -debug_access 控制，以及域子字段访问、字符串拼接和域实例化操作。
FOSSi FoundationAI 评分2222 
Latch-Up 2026 首批演讲者公布：开源 ASIC、FPGA 与光子 EDA 等议题
FOSSi Foundation 公布 Latch-Up 2026 首批演讲者，会议将于 5 月 1-3 日在加拿大滑铁卢举行，议题涵盖开源 ASIC 流片、FPGA、开源硅教育等。
CHIPS Alliance精选AI 评分6262 
用 Topwrap 与 Guineveer 设计模块化可复用 RISC-V SoC
CHIPS Alliance 介绍如何用数字设计聚合框架 Topwrap 搭配 RISC-V 参考 SoC Guineveer，组装、扩展并测试自定义 SoC。
推荐理由：原文以 Guineveer 参考 SoC 为例，展示用 Topwrap 的 YAML 描述增删 IP 并接入 Renode、Verilator 与 FPGA 测试的流程。
CircuitSutra Technologies 官方动态AI 评分2828 CircuitSutra 启动 SimplexMicro RISC-V CPU 性能模型开发
CircuitSutra 启动 SimplexMicro RISC-V CPU 的性能模型开发，该项目由双方联合推进，最终目标是将性能模型与 RTL 的相关性控制在 5% 以内。
CircuitSutra Technologies 官方动态AI 评分2525 CircuitSutra 启动 SimplexMicro RISC-V CPU 性能模型开发
CircuitSutra 已启动 SimplexMicro RISC-V CPU 的性能模型开发，该项目由双方联合推进，最终目标是将性能模型与 RTL 的相关性控制在 5% 以内。
UCIe ConsortiumAI 评分5555 
Chiplet Summit 2026：UCIe 3.0 获互操作奖项，Intel 与 Cadence 演示跨厂商互操作
UCIe Consortium 在 Chiplet Summit 2026 上宣布，UCIe 3.0 规范获得大会连接与互操作性最佳展示奖，该规范将数据率提升至 48 GT/s 和 64 GT/s，并增强功耗优化与可管理性。
OpenROAD／OpenROAD InitiativeAI 评分4040 
Ascenium 借助 OpenROAD 进行设计空间探索的策略优势
Ascenium 将设计空间探索（DSE）作为通用处理器架构决策的前置验证机制，在 Precision Innovations 支持下用 OpenROAD 提前暴露架构权衡，避免架构过拟合。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.8.0 发布
Chisel v7.8.0 发布，新增 noModulePrefix、SimulationTestHarnessInterface 与 SimulationTestHarness、FlattenInstanceAllowDedup，并加入 ChiselSim.simulateTest 和 SimulationTestStimulus。
奇捷科技AI 评分2525 
奇捷科技EasyAI ECO Suite将于1月29日发布，首发三大智能引擎
奇捷科技将于1月29日发布集成AI引擎的智能ECO解决方案包EasyAI ECO Suite，首发AUTO PARTITION智能分区、(I-)LEARNING智能学习与SMART CACHING智能缓存三大引擎。三大引擎已与多家行业领先芯片设计公司完成技术交流与测试验证，发布会将介绍技术细节并展示实测数据对比与现场Demo。
FOSSi FoundationAI 评分2222 
El Correo Libre 第92期：Advent of FPGA 竞赛、COSMIC 安全飞地项目与 FuseSoC 新增 SPDX 支持
Jane Street 工程师 Anish Singhani 发起 Advent of FPGA 竞赛，要求用可综合硬件解决 Advent of Code 2025 题目，提交截止 2026 年 1 月 16 日，奖品含 UltraScale+ FPGA 开发板。