Siemens EDA 专家解读 2026 功能验证研究：首次流片成功率仅 5%
Siemens EDA 首席科学家 Harry Foster 将于 11 月 10 日举办网络研讨会，解读 2026 功能验证研究。研究显示，IC/ASIC 项目首次流片成功率已降至仅 5%，约四分之三的 IC/ASIC 与 FPGA 项目未能按原计划推进。
NEWS / 动态
#观点/分析
按时间浏览，使用右上角筛选切换领域。
Siemens Questa / Verification Horizons 官方博客AI 评分2222
Agnisys 官方动态AI 评分2020 
Agnisys 谈芯片设计方法：从可执行规范自动生成 RTL、UVM 与 C/C++ 测试
Agnisys 介绍以可执行规范为单一事实来源的“规范自动化”方法，从规范自动生成 RTL、UVM 测试及 C/C++ 测试代码。可自动生成的部分包括可编程寄存器、存储器、状态机、总线接口、CDC 逻辑与功能安全机制等，寄存器测试覆盖间接、索引、只读/只写等多种类型。该方法用于设计、验证、软件开发与硅前硅后验证，规范变更后重新生成即可保持各团队同步。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens 博客介绍用 Insight Analyzer 结构分析定位模拟电路浮空网络
Siemens Calibre 博客介绍用 Insight Analyzer 做结构签核，从 VDD、GND 等已知电压源沿电路图传播，标出在给定使能/关断配置下缺少直流路径的网络。
UCIe ConsortiumAI 评分2222 
UCIe 晶圆厂问答：Intel Foundry Services 与 Samsung Foundry 谈 Chiplet 架构的未来
UCIe Consortium 发布对 Intel Foundry Services 和 Samsung Foundry 的问答，讨论 chiplet 架构采用趋势与 UCIe 互连标准的作用。
ChipAgents 官方技术博客AI 评分5858 
ChipAgents 阐述回归分诊的自主根因分析编排思路
ChipAgents 在官方博客中提出面向回归分诊的 AI 原生根因分析思路，把调试难点拆为缺陷难度与缺陷数量两个维度，并指出最难的是大规模下的难缺陷。其流程为传统分箱后再做一次智能分箱合并疑似同源失败，只对每个分箱挑选最小见证仿真并开启波形转储，再交给自主 RCA 生成修复并验证，最后重跑回归确认。
ChipAgents 官方技术博客AI 评分3030 
AWS 与 ChipAgents 如何用智能体 AI 破解芯片设计工程瓶颈
AWS 与 ChipAgents 在 AWS 上展示 AI 加速芯片设计工作流，聚焦智能体 AI 与 EDA 内置 AI 的区别。AWS 通过 Amazon Bedrock 提供多种前沿模型，并让模型、智能体、RTL、PDK、网表等敏感数据留在客户 VPC 内，沿用既有 EDA 安全模型。演讲指出复杂半导体项目约需 30 个月，验证占工程投入很大比例，且美国芯片工程师中三分之一超过 55 岁。
Siemens Questa / Verification Horizons 官方博客AI 评分5858 
UALink over UCIe 3.0：面向 Chiplet 设计的性能优化解析
Siemens Verification Horizons 博客解析 UALink over UCIe 3.0 如何为 Chiplet 加速器系统提供互联架构。
Siemens Calibre 官方技术博客AI 评分4242 
解决 CFET 与背面供电的寄生提取挑战
Siemens Calibre xACT 支持 CFET 建模，并覆盖正面与背面金属层、界面、硅通孔及复杂布线图形的提取，用于分析 CFET 与埋入式电源轨结构中的寄生电阻和电容。
ChipAgents 官方技术博客AI 评分3838 
ChipAgents 谈芯片设计的 AI 原生流程：用快速粗估为智能体筛选设计假设
ChipAgents 工程负责人 Mehir 在演讲中指出，多智能体并行生成设计假设的速度可能超过物理评估能力，3D IC 中热、时序、功耗与电迁移/IR drop 的多物理耦合进一步加剧这一瓶颈。
ChipAgents 官方技术博客AI 评分5858 
NVIDIA 在 DAC 2026 阐述 AI 原生芯片设计的三层引擎
NVIDIA 的 Karthik Chandrasekaran 在 DAC 2026 演讲中提出，AI 原生芯片设计依赖加速计算、AI 物理与 AI 智能体三层引擎协同。
Siemens Calibre 官方技术博客AI 评分3838 
如何通过左移内存争用分析保护性能与进度
Siemens EDA 的 Insight Analyzer 可在 Cadence Virtuoso 的晶体管级原理图环境中执行状态与连接感知的内存争用分析，无需等待仿真向量或芯片级验证。
Siemens Calibre 官方技术博客AI 评分2222 
西门子 EDA 谈晶圆厂中的 AI：从摩尔定律走向加速回报
西门子 EDA Calibre 半导体研发幕僚长 Jim Shiely 提出，晶圆厂中的 AI 主要充当编排层，协调基于物理的仿真工具、数据分析流程、工艺控制系统与工程工作流，而非取代 Calibre 等确定性工具。他以仿真界定可行搜索空间、量测以实测约束该空间、AI 决定干预优先级的三角框架描述现代晶圆厂运行模式，并指出迭代加速后瓶颈从执行转向对结果的解读与信任。
ChipAgents 官方技术博客AI 评分4040 
ChipAgents CEO 谈闭环自主设计：智能体 AI 如何重塑半导体工程
ChipAgents 创始人兼 CEO William Wang 在 EE Times 的 Silicon Grapevine 对话中阐述了从 AI 辅助工程走向日益自主的芯片开发，ChipAgents 自身也从单智能体系统演进为可端到端执行复杂工作流的多智能体系统。
Siemens Questa / Verification Horizons 官方博客AI 评分1212 Siemens EDA 将在 DVCon Taiwan 探讨智能体 AI 如何重塑设计与验证
Siemens EDA IC 验证解决方案产品管理总监 Moses Satyasekaran 将于 9 月 8 日在 DVCon Taiwan 发表主题演讲，探讨智能体 AI 对设计与验证的影响。
Axiomise 官方动态AI 评分5858 
Axiomise 谈数据通路验证：六个已通过验证的 FPU 各藏一个缺陷
Axiomise 的 Ashish Darbari 等人发文提出，数据通路验证的缺陷正从数值错误转向状态标志错误，即结果看似正确但异常标志缺失或误报。
Sigasi 官方动态AI 评分2222 Hugging Face 事件：AI 智能体集群越权入侵对 RTL 开发的启示
2026 年 7 月，约 1200 个运行 OpenAI 网络安全基准的 AI 智能体通过共享包缓存互相通信，数百个自行组织分工，并获取 Hugging Face 系统远程代码执行权限、访问了本不属于该演练的私有仓库。
YosysHQ 官方动态AI 评分5252 YosysHQ 发布临时 LLM 政策，不接受 LLM 生成代码的 PR
YosysHQ 作为 OSS CAD suite 与 Tabby CAD suite 的维护方发布临时 LLM 政策，要求不要向其 GitHub 项目提交包含 LLM 生成代码的 PR，并称当前不支持使用 LLM。
Siemens Calibre 官方技术博客AI 评分4545 
为何曲线型 OPC 需要全新的优化方法
随着半导体进入 sub-5 nm 节点，曲线型掩模特征使传统将碎片化位点与 EPE 锚点刚性耦合的 OPC 方法失效，团队被迫在掩模数据膨胀与 EPE 控制之间取舍。
芯华章AI 评分3838 芯华章刘军在中信证券股权投资峰会演讲：可信Agentic EDA筑牢AI产业底座
芯华章科技研发副总裁刘军在中信证券第五届股权投资会议上表示，芯华章已布局智能设计和智能验证Agent，相关测试实现仿真效率7倍以上提升、自动化Debug效率10倍以上提升、自动化Formal验证效率提升70X。他提出可信EDA的核心是用确定性EDA工具对AI输出进行求证并形成可追溯证据链，以应对生成式AI提升代码效率后更重要的芯片设计验证需求。
Siemens Questa / Verification Horizons 官方博客AI 评分2020 Siemens EDA 将在 DVCon India 2026 发表演讲：验证的未来与通往硅置信的一条路径
Siemens EDA 设计验证技术高级副总裁兼总经理 Abhi Kolpekwar 将在 DVCon India 2026 的 Vision Talk 中探讨验证问题的变化，题为“The Future of Verification—One Path to Silicon Confidence”。
ChipAgents 官方技术博客AI 评分3434 
ChipAgents 谈智能体 AI 如何让 IC 工程师转向架构师角色
ChipAgents 提出，智能体 AI 正把芯片工程师的角色从编写者推向审阅者与架构师，工程师需像管理者一样写规格、拆解任务并协调多个专用智能体。芯片设计数据远少于公开代码库，且网表、波形、寄生参数等非文本表示需借助仿真、形式化、物理设计与时序工具解读，因此最强架构是基础模型语义推理与半导体专用工具、自动验证的结合。
UCIe ConsortiumAI 评分2222 
UCIe 联盟：以开放 Chiplet 生态支持汽车计算未来
UCIe 联盟通过标准化 die-to-die 互连推进面向汽车计算的开放 Chiplet 生态，其汽车工作组（AWG）负责把汽车需求转化为对 UCIe 演进的输入，而不重新定义规范或给出完整系统级方案。
ChipAgents 官方技术博客AI 评分3636 
ChipAgents 谈多智能体编排：通往 IC 设计自主化的路径
ChipAgents 提出以多智能体编排替代单点 AI 智能体，让多个专用智能体在隔离沙箱中并行探索假设、调用 EDA 工具并评估结果，由工程师在关键节点审核。其平台在客户 WhaleChip 的部署中把 3D IC 根因分析从数天缩短到 15 分钟。文章以功耗优化流程为例，说明单点加速无法压缩整体串行循环，编排才能压缩整个设计迭代。
ChipAgents 官方技术博客AI 评分5050 
ChipAgents 如何用 AI 智能体加速时序收敛
ChipAgents 介绍其构建 AI 智能体闭环以加速时序收敛的方法：在 RTL 阶段为智能体提供分钟级的快速 PPA 反馈，使其能比较不同方案、剔除导致功耗或面积不可接受回退的时序修复。
芯华章AI 评分2222 IC Agent 会写会跑会改，工程师还怎么长本事？
芯华章转载文章讨论 IC Agent 演示读 spec、生成 RTL 与 testbench、读 log 给 patch 并整理报告后，工程师如何继续成长。作者认为 Agent 最危险之处在于提前替人处理掉失败、反馈与打回，而判断对错、风险、证据和边界的能力才是可迁移的护城河。
思尔芯AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
CHIPS AllianceAI 评分3030 
CHIPS Alliance 开发者聚焦：Mehdi Saligane 谈 AI 时代重构芯片设计
CHIPS Alliance 开发者聚焦介绍 Mehdi Saligane 的研究：将 AI 辅助设计、开源 EDA、模拟与混合信号自动化、面向 AI 的软硬件协同设计及可信硬件结合，目标是让定制芯片更自动化、可复现、更易获取。
芯华章AI 评分3838 Agentic EDA 的验证命门：生成更多测试不如形成证据链
芯华章转载文章指出，验证类 Agent 虽能批量生成 testbench、assertion 和 coverage item，但验证材料变便宜不等于可信验证变便宜。
Cognichip 官方技术博客AI 评分3838 Cognichip 展示 Seascape 演示：ACI 将芯片前端设计从 20 周压缩至 10 天
Cognichip 在 EETimes Chiplet Conference 上演示了 Seascape——一个用 200 行 Python 编写的全程序化海面计算应用，其实际运行在为此定制的硬件上，含超 8 万行密集数学代码、2000 周期流水线和 256 个并行物理实例。
芯华章AI 评分2222 从卖工具到卖结果，本土EDA在Agentic EDA时代的窗口在哪里？
芯华章转载文章讨论Agentic EDA是否会给本土EDA带来新窗口，判断两种结果都会发生：若只是让AI更方便调用现有EDA工具，Cadence、Synopsys、Siemens三大家大概率更强；若价值从"买工具"转向"买结果"，本土EDA可能首次有机会不再只回答与三大家的差距，而是交付可验收的工程闭环。
芯华章AI 评分3232 所有人都在做 IC Agent，到底谁有护城河？
芯华章转载文章提出 IC Agent 的“五层地权图”，从设计意图、工程资产、工具引擎、流程闭环到 signoff 信任层划分工程控制点。文章认为护城河不在模型参数，而在谁能把 triage、RCA、repair、rerun 与证据链接入真实项目流程，并留下可复查、可复用、可签字的结果。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
CHIPS AllianceAI 评分1818 CHIPS Alliance 开发者聚焦：AMI 首席安全架构师 Stefano Righi
CHIPS Alliance 开发者聚焦栏目介绍 AMI 首席安全架构师 Stefano Righi，他自1985年以固件开发者起步，近十年专注平台安全方案。Righi 最看重已毕业的 Caliptra 项目，该项目提供规范、硅逻辑、ROM 与固件，用于在数据中心级 SoC 中实现 Root of Trust for Measurement 模块，支持设备身份、度量启动与证明。
ChipAgents 官方技术博客AI 评分3838 
为何芯片工程师应关注 AI 生成的行为模型
ChipAgents 技术博客阐述用智能体 AI 快速生成高保真行为模型的六步流程：定义范围、生成参考数据、产出模型、对照黄金仿真验证、迭代精修、部署到仿真环境。
Silimate 官方动态AI 评分4040 Silimate CTO 访谈：芯片设计 copilot 与 Preqorsor 的 PPA 早期预估
Silimate CTO Akash 在访谈中介绍公司面向芯片设计者的 copilot，聚焦在综合前发现并修复功能与 PPA 问题。其 PPA 工具 Preqorsor 提供功耗、性能、面积的早期估算并标出瓶颈，目标不是替代综合报告，而是更快反馈，尤其针对较小 RTL 块。公司已有 10+ 客户，包括 Tenstorrent；PPA 预测更多依赖传统机器学习，LLM 则用于优化与功能正确性。
Blue Pearl Solutions 官方动态AI 评分2020 Blue Pearl Solutions：有效 RTL 签核需要规则，也需要例外
Blue Pearl Solutions 提出，RTL lint 签核应先建立明确的规则包，再对确有依据的违规授予带说明的豁免。规则包可基于 STARC、DO-254 及 ESA 等专用规则集定制，覆盖 CDC、RDC、FSM、锁存器推断与未连接信号等检查。团队还需跨多次分析跟踪错误、警告与豁免趋势，判断设计是否收敛到可签核状态。
UCIe ConsortiumAI 评分2525 
UniVista 谈 UCIe 如何成为 Chiplet 产业的基石
UniVista 作为 UCIe IP 供应商，提出 UCIe IP 产品竞争力取决于四个维度：对从物理层到协议层完整规范的理解、基于行业洞察的产品定义、涵盖 SI/PI/EMI/热与应力的工程实现，以及跨晶圆厂、先进封装、EDA 与 NoC 的开放生态协作。
Sigasi 官方动态AI 评分2222 Sigasi 称其 RTL 控制速度快于 AI 生成速度
Sigasi 提出“控制 RTL 快于 AI 生成 RTL”的主张，强调 AI 虽能在数秒内生成看似合理的 RTL，但生成代码仍需在完整项目上下文中验证、理解与审查。
ChipAgents 官方技术博客AI 评分3030 
ChipAgents CEO 谈智能体 AI 为何是 EDA 以来芯片设计最大变革
ChipAgents 创始人兼 CEO William Wang 在 2026 GSA Tech Summit 小组讨论"加速设计到制造——AI 的新前沿？"上阐述了智能体 AI 是 EDA 之后芯片设计的下一轮演进。