IC Agent 会写会跑会改，工程师还怎么长本事？
芯华章转载文章讨论 IC Agent 演示读 spec、生成 RTL 与 testbench、读 log 给 patch 并整理报告后，工程师如何继续成长。作者认为 Agent 最危险之处在于提前替人处理掉失败、反馈与打回，而判断对错、风险、证据和边界的能力才是可迁移的护城河。
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#验证/调试
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芯华章AI 评分2222
OSVVM 官方验证方法新闻AI 评分3838 
用 rv32 与 OSVVM 协同仿真联合调试 RISC-V 代码与逻辑
在 OSVVM 协同仿真环境中，rv32 RISC-V 指令集仿真器（ISS）内置的 gdbserver 代码可让 GDB 通过 TCP/IP socket 以远程目标方式连接，从而在逻辑仿真器之外同时调试 RISC-V 应用代码。
EE TimesAI 评分5858 Siemens EDA 与 NVIDIA 谈自验证 EDA 智能体：Fuse Agent 与 NeMo Gym 如何支撑长周期工作流
EE Times 播客邀请 Siemens EDA 首席 AI 战略官 Amit Gupta 与 NVIDIA 工业与计算工程副总裁 Tim Costa，讨论双方合作中的领域限定自验证 AI 智能体，即不只执行任务，还用基于物理的 EDA 软件验证自身输出。
思尔芯AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.22.1 发布，修复波形转储与覆盖率问题
NVC VHDL 编译器发布 1.22.1 小版本错误修复更新，波形转储现可输出多个顶层单元而非仅首个精化单元。该版本修复了 `--per-file` 报告中同一实体两个实例泛型值不同时的语句覆盖率错误（#1567），以及记录中非约束字段选中名使用 `vhpi_put_value` 导致的崩溃回归（#1624）。
Sigasi 官方动态AI 评分5858 Sigasi 演示四个智能体工作流：用 MCP 校验 AI 生成的 HDL
Sigasi 发布四个演示，展示 Claude Code、Cursor、Copilot 等编码智能体通过 MCP 和 Sigasi CLI 调用其确定性 HDL 分析，用于迭代生成 SDRAM 控制器、修复项目依赖、排查 UVM 测试平台问题和统一格式化 VHDL、Verilog、SystemVerilog 文件。
Tech Funding NewsAI 评分6060 
ChipAgents 的 A 轮融资扩大至 1.34 亿美元，美光、联发科继续跟投
ChipAgents 将 A 轮融资扩大至 1.34 亿美元，新增 6000 万美元，美光与联发科继续以投资方和客户身份参与。公司称 2026 年上半年 ARR 增长 6 倍，平台已部署到 120 多家半导体公司，高于 2 月的 80 家和去年 10 月的 50 家。
OSVVM 官方验证方法新闻AI 评分3838 
如何调试 OSVVM 协同仿真程序
OSVVM 自 2023.01 版本起支持协同仿真，可将 C/C++ 代码编译为宿主机程序并与逻辑仿真通过 API 交互。文章介绍用 GDB 调试这类协同仿真代码：GHDL 直接调试其生成的可执行文件并加载 VUser.so 符号，NVC 则调试 nvc 可执行文件并从批处理日志复制命令行参数。建立 GDB 连接后可接入 Eclipse 等 IDE，实现软件与逻辑在同一验证环境中的双重调试。
ChipNexus 官方动态精选AI 评分6565 ChipNexus 发布 NEX v5.55，新增自定义技能与 EDA 环境解析
ChipNexus 发布 NEX v5.55，新增自定义技能、近乎无限的会话和更强的 EDA 环境识别能力。自定义技能遵循开放的 Agent Skills 规范，以 SKILL.md 组织，可附带脚本与模板；会话通过把较早的对话压缩成模型撰写的摘要来延续，完整对话保存在无损归档中。
推荐理由：原文列出 NEX v5.55 的自定义技能、上下文压缩与 EDA 环境解析能力，可用于评估智能体接入现有工具链的条件。
芯华章AI 评分3838 Agentic EDA 的验证命门：生成更多测试不如形成证据链
芯华章转载文章指出，验证类 Agent 虽能批量生成 testbench、assertion 和 coverage item，但验证材料变便宜不等于可信验证变便宜。
ChipAgents 官方技术博客AI 评分5050 
ChipAgents 扩大与 NVIDIA 合作，推进芯片设计智能体 AI 与 Renoir 模型
ChipAgents 宣布扩大与 NVIDIA 的合作，以 NVIDIA AI 软件和加速计算推进其面向芯片设计与验证的领域专用模型及智能体系统 Renoir。
Sigasi RTL技术文章 官方动态AI 评分4040 Sigasi Visual HDL 推出面向团队与 AI 智能体的高级项目设置管理
Sigasi 为 Visual HDL 推出增强的项目设置管理方法，设置存于项目目录下的 .sigasi/settings.json，采用支持注释的 JSONC 格式。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 开发者寻求新资金来源以维持开源验证库开发
OSVVM 开发者 Jim Lewis 在 SynthWorks VHDL 培训资助 OSVVM 开发 25 年后，因 AI 影响对培训持续供资能力存疑，开始在 GitHub 设立赞助页面寻求额外资金来源。
中国科学院计算技术研究所AI 评分5858 
中科院计算所三篇 DFT 与功能安全验证论文被 ITC 2026 录用
中国科学院计算技术研究所处理器芯片全国重点实验室的三篇论文被第 57 届 IEEE 国际测试会议 ITC 2026 接收，其中两篇为长文。E-ATPG 提出基于 E-graph 的可测试性感知逻辑重构框架，在保持逻辑功能等价的前提下重构电路结构，以优化 ATPG 搜索空间；另一篇提出基于逻辑综合中间表达的测试点插入框架，实验称相较商用工具的门级和 RTL 方法可用更少测试点提升可测试性，并相比门级方法减少面积开销、改善时序。
ChipNexus 官方动态精选AI 评分6767 Primis AI 更名 ChipNexus 并推出智能体芯片设计平台 NEX
Primis AI 宣布更名为 ChipNexus，并推出面向半导体与硬件设计的智能体 AI 平台 NEX。NEX 可生成与重构 RTL、分析原理图、配置并运行数字与模拟仿真、排查验证失败，以及编排综合与物理设计工具，并接入现有 EDA 环境、代码仓库、自动化脚本与 CI/CD。
推荐理由：官方公告列出 NEX 可编排的 RTL、仿真、验证与综合环节，并给出独立评测中双核处理器的实现与验证案例。
Sigasi Visual HDL发行说明 官方动态AI 评分2525 Sigasi Visual HDL 2026.3 发布，新增 Verible 格式化支持
Sigasi Visual HDL 2026.3 新增 Verible 格式化，可用于格式化 Verilog 和 SystemVerilog 文件，并支持指向本地安装的 Verible（写作时为 v0.0-3820-g3415c94d）。
Verific Design Automation 官方动态AI 评分4040 Verific EDA Store 上线，提供 Parser 平台应用可下载示例
Verific Design Automation 宣布推出 Verific EDA Store，提供基于其 Parser 平台构建的 EDA 点工具及可下载示例应用，首批包括层次浏览器、linter、HDL 编辑器和信号追踪器。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
ChipAgents 官方新闻室AI 评分2525 
Ambiq 扩大部署 ChipAgents 智能体 AI 平台，加速超低功耗芯片设计与验证
Ambiq 在完成初步评估后扩大了 ChipAgents 智能体 AI 平台的部署范围，覆盖更多工程团队，用于加速超低功耗芯片的设计与验证。ChipAgents 平台可理解规格、RTL、仿真数据、波形等工程资料，帮助工程师自动化重复任务、加快调试。双方将继续探索智能体 AI 在低功耗半导体开发流程中的更广泛应用。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 LBC-bench 公开榜单，评测 LLM 在芯片设计与验证任务上的表现
Si2 宣布上线 LBC-bench，这是一个公开、开源的榜单，用于追踪大语言模型和 AI 智能体在半导体设计与验证任务上的表现，网站代码已在 GitHub 开源。
推荐理由：Si2 以联盟形式推出公开榜单，把 LLM 在芯片设计与验证任务上的评测数据与网站代码一并开源，便于复现与横向比较。
Cognichip 官方技术博客AI 评分3838 Cognichip 展示 Seascape 演示：ACI 将芯片前端设计从 20 周压缩至 10 天
Cognichip 在 EETimes Chiplet Conference 上演示了 Seascape——一个用 200 行 Python 编写的全程序化海面计算应用，其实际运行在为此定制的硬件上，含超 8 万行密集数学代码、2000 周期流水线和 256 个并行物理实例。
ChipAgents 官方新闻室AI 评分4242 
ChipAgents 助 Whalechip 将半导体根因分析从数天缩短至分钟级
Whalechip 部署 ChipAgents 的 Agentic AI 平台后，在一轮 60 小时调试中识别出客户存储控制器中的 4 个关键 bug，并将每轮根因分析周期从数天缩短至最短 15 至 60 分钟。
Agnisys 官方动态AI 评分2525 
Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
芯华章AI 评分3232 所有人都在做 IC Agent，到底谁有护城河？
芯华章转载文章提出 IC Agent 的“五层地权图”，从设计意图、工程资产、工具引擎、流程闭环到 signoff 信任层划分工程控制点。文章认为护城河不在模型参数，而在谁能把 triage、RCA、repair、rerun 与证据链接入真实项目流程，并留下可复查、可复用、可签字的结果。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
YosysHQ 官方动态AI 评分2828 
YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
ChipNexus 官方动态精选AI 评分6060 ChipNexus 发布 NEX v5.48，扩展无头执行与仿真覆盖率分析
ChipNexus 发布 NEX v5.48，将 NEX 从交互式工程助手扩展为可嵌入自动化流程的平台。新版本扩展无头执行能力，支持基于策略的审批控制、结构化 JSON 输出和工作区安全自动执行，并新增带实时日志流式输出的 simulate 工具。
推荐理由：NEX v5.48 把交互式工程助手扩展为可嵌入 CI 的无头执行平台，并新增仿真与覆盖率分析能力。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
Sigasi 官方动态AI 评分5858 Sigasi Visual HDL 2026.2 发布，新增 MCP 服务器与重写 CLI
Sigasi 发布 Visual HDL 2026.2，围绕 AI 辅助 RTL 开发强化三处能力：Modular Projects 成为新项目默认结构，新增 Sigasi MCP 服务器可向 VS Code + Copilot、Cursor 等 AI 助手提供设计信息，Sigasi CLI 完全重写并支持 daemon 以加快重复调用。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
Axiomise 官方动态AI 评分5353 
Axiomise 用 floatrix 形式验证发现 BF16 除法器隐藏下溢
Axiomise 工程师用 floatrix 在 fpnew FPU 的 BF16 除法器中发现一处下溢漏报：该单元内部以 FP32 计算，对极小结果判定为无下溢、无 inexact，但舍入到 BF16 后该值变为极小且 inexact，按 RISC-V BF16 规则应报下溢，由于标志逻辑绑定 FP32 而非 BF16，设计静默漏掉该异常。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
ChipNexus 官方动态AI 评分5858 
ChipNexus 与普渡 SoCET 评测 NEX 的 RTL 设计能力
ChipNexus 与普渡大学 SoCET 团队合作，用从 32 位 ALU 到双核缓存一致 RV32I 处理器的四级任务评测 NEX 的 RTL 设计能力。最复杂设计含 25–30 个 RTL 文件和约 30 个汇编测试程序，人工估计约 100 小时，使用 NEX 后约 2.5–3.5 小时完成，有经验设计者的活跃设计时间降幅在 2.4 倍到 43 倍之间。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 将在 DAC 2026 现场演示自主芯片设计
ChipAgents 将在 DAC 2026 展位 #1341 现场演示其多智能体平台如何在现有 EDA 工具与设计环境中自动化设计、验证和调试流程。其与 Analog Devices 的 TechTalk 将讨论智能体 AI 在架构探索、RTL 质量分析、验证加速、物理设计优化与设计收敛中的应用。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 CVDP 1.1.0 基准，新增面向 AI 智能体的评测改进
Si2 发布开源基准 CVDP 1.1.0，针对 AI 智能体改进评测框架。该版本采用 cocotb、Yosys、IVerilog 的稳定版本，cocotb 2.x 有望支持更多开源与商业仿真器，框架内新增使用 Claude Code 运行评测的初始设置，并增加来自 40 多个开源仓库的 100 个数据点，含人工植入缺陷和更大规模问题。
推荐理由：CVDP 1.1.0 的更新清单可用于比较面向 AI 智能体的 RTL 基准在工具版本与数据规模上的变化。
Silicon Integration InitiativeAI 评分2828 Si2 LLM Benchmarking Coalition 第二届研讨会：对齐智能体基准与验证方法同真实 EDA 工作流
Si2 LLM Benchmarking Coalition 将于 7 月 29 日在加州圣克拉拉 Keysight Technologies 举办第二届研讨会，主题为对齐智能体基准与验证方法同真实 EDA 工作流。
OSVVM 官方验证方法新闻AI 评分1818 OSVVM 2026.05 版本将 AXI4 Memory 改为 AXI 字宽
OSVVM 2026.05 版本将 AXI4 Memory 由字节宽改为 AXI 字宽，影响通过 NewID 对内存的间接访问。旧版本调用需将 AddrWidth 改为 AXI_ADDR_WIDTH - AXI_BYTE_ADDR_WIDTH、DataWidth 改为 AXI_DATA_WIDTH。
Aniah 官方动态AI 评分3838 
Aniah 的 AI 驱动电气验证平台 OneCheck 获 Elmos 采用
汽车半导体公司 Elmos 已在各设计团队采用 Aniah 的 AI 驱动电气验证平台 OneCheck，用于提升设计可靠性、加快上市时间并确保汽车 SoC 的电气合规。OneCheck 将穷举式形式分析与自动化结合，在流程早期检出隐藏的电气设计错误。Elmos 产品开发副总裁 Armin Kemna 称其可更早发现复杂电气问题，提升一次流片成功率。
ChipNexus 官方动态AI 评分5555 ChipNexus 发布 NEX v5.40，重做文件操作并集成 QuestaSim
ChipNexus 发布 NEX v5.40，重做文件操作并新增原生 QuestaSim 集成。文件操作支持自动 diff 与确认、上下文 grep、定向补丁、写入前预览和大文件分页；QuestaSim 侧提供专用 MCP server 与验证工作流，缺失时自动生成 run_sim.do。