Synopsys 在 2026 DAC 展示智能体 AI 芯片设计合作
Synopsys 在 2026 DAC Chips to Systems 大会上展示面向芯片与系统设计的智能体 AI 与先进硅设计技术。
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#芯片EDA
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Synopsys 官方新闻RSSAI 评分5858 NVIDIA 官方动态AI 评分5858 
NVIDIA 用 Vera CPU 加速自家下一代 CPU 与 GPU 设计
NVIDIA 正与 Cadence、Synopsys 合作，为 NVIDIA Vera CPU 优化关键 EDA 应用，并已将 Vera 部署到其开发下一代 CPU 和 GPU 的 EDA 工作流中。
Siemens Calibre 官方技术博客AI 评分4040 
Calibre RealTime 交互式对称性检查加速模拟 IC 设计
Siemens EDA 在 Calibre DESIGNrev 中集成 Calibre RealTime 对称性检查，将对称性验证嵌入版图环境，在版图创建阶段即时发现违例。该功能支持 X/Y 轴反射、90 度与 180 度旋转检查，可自动生成规则文件、智能识别对称轴，并支持对称性与 DRC 单次联合检查。相比传统手动测量、自定义规则和寄生提取等签核阶段检查方式，其反馈以秒计，有助于缩短调试周期。
SiliconANGLEAI 评分3434 
Synopsys 以协同设计与智能体芯片工作流应对物理 AI 复杂度
Synopsys 创新高级副总裁 Prith Banerjee 在 AMD Advancing AI 活动上表示，公司通过协同设计与多智能体工作流应对物理 AI 时代的芯片设计复杂度。
Sigasi RTL技术文章 官方动态AI 评分4040 Sigasi Visual HDL 推出面向团队与 AI 智能体的高级项目设置管理
Sigasi 为 Visual HDL 推出增强的项目设置管理方法，设置存于项目目录下的 .sigasi/settings.json，采用支持注释的 JSONC 格式。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 开发者寻求新资金来源以维持开源验证库开发
OSVVM 开发者 Jim Lewis 在 SynthWorks VHDL 培训资助 OSVVM 开发 25 年后，因 AI 影响对培训持续供资能力存疑，开始在 GitHub 设立赞助页面寻求额外资金来源。
Sigasi Visual HDL发行说明 官方动态AI 评分2525 Sigasi Visual HDL 2026.3 发布，新增 Verible 格式化支持
Sigasi Visual HDL 2026.3 新增 Verible 格式化，可用于格式化 Verilog 和 SystemVerilog 文件，并支持指向本地安装的 Verible（写作时为 v0.0-3820-g3415c94d）。
Arm 官方动态AI 评分2222 Arm AGI CPU 如何支撑大规模高负载智能体 AI 工作负载
Arm 介绍其 AGI CPU 如何支撑大规模智能体 AI 工作负载：该 CPU 以每核更高的内存与 I/O 带宽、更低 TDP 和更高机架密度，作为 AI 基础设施的编排引擎。
Verific Design Automation 官方动态AI 评分4040 Verific EDA Store 上线，提供 Parser 平台应用可下载示例
Verific Design Automation 宣布推出 Verific EDA Store，提供基于其 Parser 平台构建的 EDA 点工具及可下载示例应用，首批包括层次浏览器、linter、HDL 编辑器和信号追踪器。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
Siemens Digital Design Creation Platform 官方博客精选AI 评分6262 
西门子宣布收购 Defacto Technologies，将 SoC Compiler 纳入 EDA 产品组合
西门子宣布已签署收购 Defacto Technologies 的协议，将其 SoC 集成自动化软件纳入 IC 设计 EDA 产品组合。
推荐理由：西门子宣布收购 Defacto Technologies，其 SoC Compiler 的 IP 集成与复用能力可补入现有数字设计流程。
EDNAI 评分6060 
Siemens EDA 收购 SoC 工具公司 Precision Innovations
Siemens EDA 宣布收购总部位于圣迭戈的 EDA 初创公司 Precision Innovations，以 AI 驱动的早期设计探索能力补充其数字设计与实现流程。
CHIPS AllianceAI 评分2222 CHIPS Alliance 参加 DAC 2026 开源 EDA BoF 会议
CHIPS Alliance 将参加 7 月 28 日在长滩会议中心举办的 DAC 2026“开源 EDA、数据与协作”BoF 会议，这是自 DAC 2018 以来该系列第七届。
奇捷科技AI 评分2222 
奇捷科技获评“2026深圳市种子独角兽企业”
奇捷科技（Easy-Logic）在2026中国（深圳）独角兽企业大会上再次获评“2026深圳市种子独角兽企业”，该称号由深圳市工业和信息化局、中小企业服务局联合授予，评审重点包括创始团队、产品技术壁垒、市场前景及资本认可度。公司此前已获“国家高新技术企业”“专精特新中小企业”等资质，未来将继续深耕EDA领域，完善数字芯片增量式设计工具集。
芯华章AI 评分2222 从卖工具到卖结果，本土EDA在Agentic EDA时代的窗口在哪里？
芯华章转载文章讨论Agentic EDA是否会给本土EDA带来新窗口，判断两种结果都会发生：若只是让AI更方便调用现有EDA工具，Cadence、Synopsys、Siemens三大家大概率更强；若价值从"买工具"转向"买结果"，本土EDA可能首次有机会不再只回答与三大家的差距，而是交付可验收的工程闭环。
DATE 设计自动化与测试大会AI 评分2222 
DATE 2027 征稿：第30届欧洲设计自动化与测试大会
DATE 2027 是欧洲设计、自动化、测试与制造领域会议的第30届，现公开征稿，研究论文（D、A、T、E 四个方向）摘要截止2026年9月13日、全文截止9月20日，录用通知11月23日。会议覆盖 IC/SoC、可重构硬件、嵌入式系统与软件的设计、测试及 EDA 工具，并设“量子计算”和“AI4EDA vs AI-Native EDA”两个新兴主题特别日。
深维科技AI 评分3838 
深维科技参加CCF工控机专委会四十周年活动，分享FPGA抗辐射加固工具链
深维科技在6月27日北京举行的第三届“风云论坛”暨CCF工业控制计算机专委会四十周年活动上，介绍了其FPGA抗辐射可靠性加固工具链的最新进展。该工具链以故障注入、故障分析、智能设计加固为核心，可在设计阶段模拟故障影响、分析传播路径与敏感模块，并已与行业头部客户开展应用部署。公司还提出以FPGA动态重构、资源池化与虚拟化分区为核心的星载异构计算路线，目前已在SAR算法硬件加速领域实施。
CHIPS AllianceAI 评分3838 高通加入 CHIPS Alliance 成为白金会员
高通（Qualcomm Technologies, Inc.）以白金会员身份加入 CHIPS Alliance，其技术标准副总裁 Lu Dai 同时进入联盟理事会。高通将把面向移动、汽车和数据中心的高端 SoC 设计经验投入联盟的开源 CPU、复杂 IP 模块及 EDA 工具项目，联盟希望借此加快开源 RTL 设计、验证方法和集成自动化流程的创新。
Agnisys 官方动态AI 评分2525 
Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
芯华章AI 评分3232 所有人都在做 IC Agent，到底谁有护城河？
芯华章转载文章提出 IC Agent 的“五层地权图”，从设计意图、工程资产、工具引擎、流程闭环到 signoff 信任层划分工程控制点。文章认为护城河不在模型参数，而在谁能把 triage、RCA、repair、rerun 与证据链接入真实项目流程，并留下可复查、可复用、可签字的结果。
Baum Design Systems 官方动态AI 评分1010 Baum Design Systems 赞助 DVCon Taiwan 2026
Baum Design Systems 宣布以白金赞助商身份赞助 DVCon Taiwan 2026，该会议将于 2026 年 9 月 8 日在新竹 Lakeshore Hotel 举行。Baum 提供用于分析芯片设计功耗的 EDA 产品与解决方案，帮助客户在设计早期优化能效。该公司由资深半导体专业人士于 2013 年创立，为私人持股并获融资。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
YosysHQ 官方动态AI 评分2828 
YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
Chipmind 官方动态AI 评分88 Chipmind 迁入苏黎世 Technopark，扩展自主芯片设计智能体团队
Chipmind 已搬入苏黎世 Technopark 更大的办公室，以扩展其自主芯片设计智能体并容纳新员工。新总部地址为 Chipmind AG, Technoparkstrasse Nr. 1, ZE 4012, 8005 Zürich，公司同时接入当地的 AI Startup Center 生态。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
CHIPS AllianceAI 评分1818 CHIPS Alliance 开发者聚焦：AMI 首席安全架构师 Stefano Righi
CHIPS Alliance 开发者聚焦栏目介绍 AMI 首席安全架构师 Stefano Righi，他自1985年以固件开发者起步，近十年专注平台安全方案。Righi 最看重已毕业的 Caliptra 项目，该项目提供规范、硅逻辑、ROM 与固件，用于在数据中心级 SoC 中实现 Root of Trust for Measurement 模块，支持设备身份、度量启动与证明。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
OpenROAD／OpenROAD InitiativeAI 评分5050 OpenROAD 百场用户访谈：先进节点 DSE、AI 工作流与 PDK 获取成核心诉求
UC San Diego、亚利桑那州立大学、布朗大学与 Precision Innovations 团队在 NSF POSE 项目支持下，于 2026 年 1-2 月完成 103 场 OpenROAD 用户访谈。
概伦电子精选AI 评分6767 概伦电子收购锐成芯微及纳能微获证监会注册通过
概伦电子收购锐成芯微及其控股纳能微于2026年6月29日获中国证监会注册通过。锐成芯微在模拟混合IP、射频IP、嵌入式存储IP三大细分赛道位居国内首位，并通过纳能微拓展高速接口IP，拥有覆盖全球30多家晶圆厂、4nm-180nm工艺的上千套经硅验证物理IP。概伦电子称将借此从EDA工具提供商转向EDA+IP全链路赋能平台，并计划拓展至先进封装和3D-IC。
推荐理由：概伦电子收购锐成芯微获证监会注册通过，原文交代了标的IP资产规模与EDA+IP整合的三层规划。
NVIDIA 官方动态AI 评分2222 
NVIDIA 如何用 Agent Toolkit 构建可信专用 AI
NVIDIA 介绍其 Agent Toolkit，由 Nemotron 开放模型、NemoClaw 蓝图和 OpenShell 运行时组成，为企业和开发者提供可定制、可控制的专用 AI 智能体基础。
行芯科技AI 评分1818 
行芯科技获浙江省知识产权奖两项二等奖
行芯科技获评浙江省知识产权发明专利二等奖和计算机软件二等奖，获奖名单由浙江省市场监督管理局在《关于公布省政府质量奖等获奖项目和组织名单的通知》（浙市监质〔2026〕2号）中公布。该奖为浙江省政府设立的最高层级知识产权荣誉，公司称此次"双奖"印证其"技术深耕+知识产权强基"战略及专利、软著、商业秘密协同保护体系的成效。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.21.1 发布
NVC VHDL 编译器发布 1.21.1 小版本错误修复更新，修复了同名重载子程序调用被误报为歧义（#1560）、VHPI 外部子程序读取标量 out 和 inout 参数（#1570）、过程内分配含无约束字段记录时的内存损坏（#1576），以及进程内常量时间表达式使用 'stable 属性时的崩溃（#1537）。
ACM SIGDAAI 评分1818 IEEE HOST 2027 征稿启动：硬件安全与信任研讨会
IEEE HOST 2027 已开放征稿，第20届会议将于2027年5月在华盛顿特区举办。征稿覆盖AI与硬件安全、硬件安全CAD验证、PUF/TRNG等安全原语、攻击与防御、架构与系统安全、Chiplet与先进封装安全等方向，设长文（10页正文加2页参考文献）与短文（5页正文加1页参考文献）两种格式，采用双盲评审，仅长文进入rebuttal流程。
CHIPS AllianceAI 评分2222 
CHIPS Alliance 参加 2026 OCP EMEA 峰会，Antmicro 演示 Guineveer RISC-V 参考设计
CHIPS Alliance 于 4 月 29-30 日在巴塞罗那参加 2026 OCP EMEA 峰会，Google 与 Antmicro 代表在展台讨论开源芯片开发。
FOSSi FoundationAI 评分4242 
El Correo Libre 第98期：ODE4EC 启动、HeiChips 夏令营与 z386 开源 i386 克隆
开源硬件基金会支持的 ODE4EC 启动，这项为期三年的计划聚焦开源 EDA 工具、开放设计 IP 与开放 PDK，下设 ODE4EC-AMS、ODE4EC-DIG 和 ODE4EC-PIV 三个项目，分别覆盖模拟混合信号、数字设计与验证流程集成。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 2026.05 发布：新增构建完成脚本退出与动态向量等更新
OSVVM 发布 2026.05 版本，新增构建完成后脚本退出功能：当设置 ExitOnBuildDone 且未启用交互仿真或调试时，按有无错误返回 1 或 0 退出码。