KLayout 0.30.11 版本发布
KLayout 发布 0.30.11 版本，修复 Python API 整数范围检查与 MIN_INT 字符串反序列化问题，并解决 OASIS 错误信息中单元名跳过、DXF 零层重复生成等缺陷。该版本新增 LEF/DEF 导入跳过重复 Macro、选择框样式可视化“Select”与“Partial”，并实验性支持自定义 PCell 参数页。
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#芯片EDA
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KLayout官方发布AI 评分2222 Siemens Calibre 官方技术博客官方发布AI 评分4545 
为何曲线型 OPC 需要全新的优化方法
随着半导体进入 sub-5 nm 节点，曲线型掩模特征使传统将碎片化位点与 EPE 锚点刚性耦合的 OPC 方法失效，团队被迫在掩模数据膨胀与 EPE 控制之间取舍。
北京经开区·现行有效政府文件官方发布精选AI 评分6060 北京经开区印发“AI4Chip”行动计划，提出AI与EDA工具深度融合
北京经济技术开发区管理委员会印发《“AI4Chip”人工智能赋能集成电路产业跨越式发展行动计划（2026-2028）》，提出到2028年基本建成集成电路产业AI融合发展体系，培育3-5家具有国际影响力的AI4Chip生态型领军企业，形成10个以上具备行业推广能力的标杆应用。
推荐理由：行动计划把AI与EDA融合、智能体设计助手、DTCO与AI-OPC列入重点任务，可用于对照地方政策对芯片设计环节的部署方向。
LLVM CIRCT电路中间表示发行官方发布AI 评分2222 CIRCT 电路中间表示工具 firtool 1.157.0 发布
CIRCT 项目发布 firtool 1.157.0，ESI 协同仿真改进包括为 Verilator FST 追踪构建链接 lz4、运行 verilator_bin 前提高栈上限并优先用 clang 和 lld 构建 verilated 模型。
Amazon Web Services 官方动态官方发布AI 评分2222 
AWS Unified Operations 如何加速芯片流片：EDA 工作负载的运维支持
AWS 介绍其最高级别支持服务 Unified Operations 如何面向在 AWS 上运行 EDA 负载的半导体公司提供专属团队支持。
Siemens Calibre 官方技术博客官方发布AI 评分5555 
Siemens Calibre Vision AI 新增 DRC 调试协作工作流
Siemens 在 Calibre 官方博客介绍 Calibre Vision AI 的 DRC 调试协作工作流，包括 Signal 状态跟踪、全局检查与单元过滤以及工作区保存导出。
Agnisys 官方动态官方发布AI 评分4242 
Agnisys 推出 IDS-NoC：自动生成 NoC 互连
Agnisys 发布 IDS-NoC，一款面向异构多核 SoC 的可扩展 NoC 互连 IP 生成方案，基于分组交换的分布式架构，可快速创建、配置并集成高性能互连网络。
Sigasi 官方动态官方发布AI 评分1212 Sigasi 将携确定性 HDL 平台参加印度 BSX 与 ESA 产业日
Sigasi 将于今年 9 月携确定性 HDL 平台参加两场航天业活动：9 月 7–9 日与印度分销商 Muspark 一同出席班加罗尔航天博览会（BSX），9 月 16–17 日参加荷兰 ESA/ESTEC 的欧洲产业航天日。Sigasi Visual HDL 面向长生命周期 FPGA 与 ASIC 开发及混合语言代码库，强调在设计早期发现语义问题。
Sigasi 官方动态官方发布AI 评分2222 Sigasi 产品管理副总裁 Lieven Lemiengre 出任 IEEE VHDL 工作组主席
Sigasi 产品管理副总裁 Lieven Lemiengre 被任命为 IEEE P1076 VHDL 分析与标准化组主席，该工作组负责 VHDL 的持续开发与标准化。
LibreLane ASIC设计流程发行官方发布AI 评分1818 LibreLane ASIC 设计流程 3.0.10 发布
LibreLane ASIC 设计流程发布 3.0.10 版本，重做了 CI 发布任务，并修复了综合检查环节对最终 chk.rpt 报告的解析问题。
Silicon Integration Initiative官方发布AI 评分2020 Si2 公布年度 Power of Partnerships 奖，LLM Benchmarking Coalition 领导团队获奖
Si2 将 2026 年度 Power of Partnerships 奖授予 LLM Benchmarking Coalition 领导团队，表彰其推动面向 EDA 与芯片设计的 LLM 及智能体流程基准套件与排行榜。该团队还招募企业及高校成员，并通过 LBC 研讨会和行业会议推广参与。团队成员来自 NVIDIA、纽约大学、Synopsys 和 IBM。
ChipAgents 官方技术博客官方发布AI 评分3636 
ChipAgents 谈多智能体编排：通往 IC 设计自主化的路径
ChipAgents 提出以多智能体编排替代单点 AI 智能体，让多个专用智能体在隔离沙箱中并行探索假设、调用 EDA 工具并评估结果，由工程师在关键节点审核。其平台在客户 WhaleChip 的部署中把 3D IC 根因分析从数天缩短到 15 分钟。文章以功耗优化流程为例，说明单点加速无法压缩整体串行循环，编排才能压缩整个设计迭代。
LLVM CIRCT电路中间表示发行官方发布AI 评分2222 CIRCT 电路中间表示工具 firtool 1.156.0 发布
CIRCT 项目发布 firtool-1.156.0，新增 -warn-on-truncation 选项，并加入只读 Probe dialect 与 HW 端口限制。
概伦电子官方发布AI 评分4242 概伦电子战略投资启芯领航，深化EDA+IP全链协同
概伦电子宣布完成对启芯领航的战略投资，双方将打通芯片设计、硬件验证与高速接口IP关键环节。此次投资重点补齐数字前端验证能力，与启芯领航的数字验证工具和高速接口IP联动概伦电子的器件建模、电路仿真能力，形成“仿真验证+工艺实现”闭环。此前概伦电子已与鸿芯微纳合作数字后端物理实现，本次布局进一步完善其EDA+IP双核心底座。
广立微官方发布AI 评分5555 
广立微QuanTest-YAD通过头部Fab认证并在多家Fabless商用
广立微宣布QuanTest-YAD良率感知大数据诊断分析平台已通过行业头部Fab功能与性能双重认证，并在多家顶级Fabless商用落地。该平台打通DFT诊断数据与YMS良率管理系统，融合AI算法实现数据解析、根因定位与PFA候选点推荐的全流程自动化分析。
LibreLane ASIC设计流程发行官方发布AI 评分2222 LibreLane ASIC 设计流程 3.1.0.dev3 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev3 开发版，新增宏阵列实例化器、OpenROAD 线程数选择、向 ABC 指定延迟目标与自定义 ABC 策略脚本选项，并支持多个 LINTER_VLT 文件。
CHIPS Alliance Chisel 发行官方发布AI 评分4242 Chisel v7.14.0 发布：弃用隐式截断，新增显式截断连接运算符
Chisel v7.14.0 发布，正式弃用隐式截断，配套 firtool 1.155.0 会对隐式截断值打印警告且无法在 firtool 中抑制。新增 `:%=` 显式截断连接运算符，`.squeeze` 改为发出显式截断而非隐式宽度强制转换。核心还加入 domain.domainOf、domain.Mux、LTL always 运算符及 Connectable 对 Option 的支持。
GDSFactory芯片版图设计自动化发行官方发布AI 评分1818 GDSFactory v9.48.0 发布
GDSFactory 发布 v9.48.0，在 fix_spacing() 中开放 smooth_factor 参数，并新增 layer stack 背景材料与 variation 字段。
LibreLane ASIC设计流程发行官方发布AI 评分1818 LibreLane ASIC 设计流程 3.0.9 发布
LibreLane ASIC 设计流程发布 3.0.9 版本，将 `KLAYOUT_*_OPTIONS` 替换为 `KLAYOUT_*_DEFINES`，该改动由 @mole99 提交。原文未披露其他功能变更或性能数据。
ACM SIGDA官方发布AI 评分1818 
CADathlon Brasil 2026 集成电路设计自动化编程竞赛结果揭晓
CADathlon Brasil 2026 于 7 月 23 日在巴西 Gramado 举行，与第 46 届 SBC 年会同期，共 19 支队伍参赛创下纪录。UFSC 的“Electronic Design Arts”队（Lucas Tinoco、Felipe Savi）获第一名，UnB 的“Brasil Venceu?
LibreLane ASIC设计流程发行官方发布AI 评分1818 LibreLane ASIC 设计流程 3.0.8 发布
LibreLane ASIC 设计流程发布 3.0.8 版本，修复了在 Yosys ≥ 0.68 环境下误用 `abc -fast` 的问题。该修复由新贡献者 @tmarhguy 提交，是其首次贡献。
YosysHQ nextpnr 布局布线发行官方发布AI 评分1818 nextpnr 0.11.1 发布，修复 WASM 构建问题
YosysHQ 发布 nextpnr 0.11.1，这是针对 0.11 版本的补丁更新，修复了此前损坏的 WASM 构建。
LLVM CIRCT电路中间表示发行官方发布AI 评分2222 CIRCT 电路中间表示工具 firtool-1.155.0 发布
LLVM CIRCT 项目的 firtool 发布 1.155.0 版本，新增 AXI4 dialect 及 burst_kind 枚举与 burst_spec 属性，LTL 增加 weak 和 strong 序列操作。
CHIPS Alliance官方发布AI 评分2222 
DAC 2026 开源 EDA BoF 聚焦 AI 辅助与开源硬件生态
DAC 2026 第七届开源 EDA Birds-of-a-Feather 会议吸引超过 120 名参会者，讨论 AI、开源硬件与开源 EDA 的交叉。OpenROAD 介绍了组织与治理结构更新，CHIPS Alliance 汇报了开源硬件与 EDA 项目协作进展，会上还宣布 2nm nanosheet 研究 PDK 可用并更新 3D ODB。
FOSSi Foundation官方发布AI 评分2222 
FOSSi Foundation《El Correo Libre》第99期：ORConf 2026征稿将截止、KianV RISC-V芯片硅上启动Linux
FOSSi Foundation《El Correo Libre》第99期汇总开源硅生态动态：ORConf 2026征稿将于8月16日截止，会议9月11日至13日在比利时根特与FPL 2026同期举行。
Agnisys 官方动态官方发布AI 评分4040 
Agnisys 推出 IDS-NoC：面向现代 SoC 的可配置 NoC IP 生成器
Agnisys 推出 IDS-NoC 可配置生成器，可按用户定义配置自动生成 NoC IP，支持拓扑、路由算法、仲裁策略及 initiator/target 数量等参数。生成的 NoC 采用 mesh 拓扑，通过 Network Interface 将 AXI4 事务打包为 72 位定宽 flit 传输，并按写地址/写数据、写响应、读地址、读数据划分四条虚拟通道以降低死锁风险。
奇捷科技官方发布AI 评分1818 
奇捷科技入选“科创中国”AI软件赛道TOP10
奇捷科技入选“科创中国”创新创业投资大会“AI软件”赛道TOP10榜单。本届大会共征集641个创新项目，经多轮评审后49个项目脱颖而出，奇捷科技凭借EDA领域技术积累从全国600余个硬核科技项目中入选。
YosysHQ nextpnr 布局布线发行官方发布AI 评分4848 YosysHQ nextpnr 0.11 "Gartnerwand" 布局布线发行
YosysHQ 发布开源布局布线工具 nextpnr 0.11，代号 "Gartnerwand"，并宣布此后所有版本均采用山峰命名。静态布局器在鲁棒性与 QoR 上改进并支持更多架构；堆布局器新增控制集感知合法化 API，目前用于加速 Xilinx 布局。
LibreLane ASIC设计流程发行官方发布AI 评分1212 LibreLane ASIC 设计流程 3.0.7 发布
LibreLane ASIC 设计流程发布 3.0.7，修复 SDC 文件中 TIME_DERATING_CONSTRAINT 可能出现的整数除法问题，并修正 macOS 上 Nix 安装的 curl 命令。该版本还修正了设计入门章节的拼写错误和新手指南中对不存在的“Figure 1”的错误引用，新增 @MrAbhi19 与 @maehne 两位贡献者。
Silicon Integration Initiative官方发布AI 评分1212 Si2 欢迎 Normal Computing 的 Thomas Ahle 加入董事会
Si2 宣布 Normal Computing 机器学习负责人 Thomas Ahle 当选 2026-2027 年度董事会成员。Ahle 曾任 Meta 概率部门机器学习效率组技术负责人，并联合创办对话式 AI 初创公司 SupWiz，此前在 Palantir 参与企业 AI 平台 Palantir Foundry。
Silicon Integration Initiative官方发布AI 评分1818 
Si2 公布 2026-2027 年度董事会选举结果
Si2 完成 2026-2027 年度董事会选举，2025-2026 届董事会 13 名成员连任，并新增一名董事。新当选董事为 Normal Computing 机器学习负责人 Thomas Ahle，其此前曾在 Meta 领导机器学习效率团队，并联合创办对话式 AI 初创公司 SupWiz。
Silicon Integration Initiative官方发布AI 评分2020 IBM 的 Leon Stok 连任 Si2 董事会主席
IBM 电子设计自动化副总裁 Leon Stok 连任 Silicon Integration Initiative 2026-2027 年度董事会主席，他自 2007 年起担任 Si2 董事，此前已数次出任该职。
OSVVM 官方验证方法新闻官方发布AI 评分3838 
用 rv32 与 OSVVM 协同仿真联合调试 RISC-V 代码与逻辑
在 OSVVM 协同仿真环境中，rv32 RISC-V 指令集仿真器（ISS）内置的 gdbserver 代码可让 GDB 通过 TCP/IP socket 以远程目标方式连接，从而在逻辑仿真器之外同时调试 RISC-V 应用代码。
芯行纪官方发布AI 评分88 
芯行纪邀您相约IDAS 2026
芯行纪将出席9月1日至2日在上海张江举行的第四届设计自动化产业峰会（IDAS 2026），并携数字实现EDA领域的前沿实践成果与产业洞察参会。公司称其将机器学习与分布式计算技术应用于数字实现EDA自主研发与工程落地，届时将与产业伙伴围绕差异化产品竞争力、芯片设计智能提效与流程进化展开交流。
思尔芯官方发布AI 评分5858 
思尔芯发布 RCF RTL 自动分割工具，面向大规模 AI/HPC 芯片原型验证
思尔芯推出自研综合器与 RCF（RTL Compile Flow）工具，直接在 RTL 代码层面做全局时序驱动的自动分割，并让综合与布局布线并行处理，以缩短编译周期、保持设计结构和信号名称一致。
思尔芯官方发布AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
思尔芯官方发布AI 评分1212 
思尔芯携手南京大学共育新工科人才，校企协同打造暑期实战课堂
思尔芯作为合作企业出席南京大学集成电路学院暑期学校开学典礼暨暑期校企协同课程群启动仪式，总裁林铠鹏致辞。本次暑期学校开设11门校企协同课程，涵盖设计、封测、制造、光电及国际化合作五大方向，集中在2～4周内以“理论授课+实验实践交叉”模式完成。思尔芯在协同课程中加入AI辅助验证模块，引导学生探索“懂电路”与“擅用AI”结合的EDA新范式。
思尔芯官方发布AI 评分4242 
思尔芯以数字前端EDA全流程方案推动芯片设计左移与RISC-V生态落地
思尔芯以“聚力生态、左移周期、提前闭环”为核心战略，构建覆盖芯神匠架构设计、芯神驰软件仿真、芯神鼎硬件仿真、芯神瞳原型验证、芯神觉数字调试及EDA云平台的数字前端全流程方案。
YosysHQ Yosys 综合发行官方发布AI 评分3030 Yosys 0.68 发布
Yosys 0.68 发布，新增 symfpu 与 symfpu_convert 两个 pass。该版本移除了 abc pass 的 -fast 选项、flowmap pass 及 synth 和 synth_ice40 中的 -flowmap，并移除 read_aiger 的 -wideports 选项；同时修复 nexus 的 Radiant 网表兼容性。
YosysHQ 官方动态官方发布AI 评分1818 
YosysHQ 发布 Tabby CAD Suite 20260805 版本
YosysHQ 发布 Tabby CAD Suite 20260805 版本，该版本包含底层性能改进与缺陷修复。同月消息中，欧洲芯片开放设计环境（ODE4EC）正式启动，YosysHQ 为该计划参与方；其 CTO Claire 将在 FMCAD 2026 发表主题演讲。