NVIDIA 用 Vera CPU 加速自家下一代 CPU 与 GPU 设计
NVIDIA 正与 Cadence、Synopsys 合作，为 NVIDIA Vera CPU 优化关键 EDA 应用，并已将 Vera 部署到其开发下一代 CPU 和 GPU 的 EDA 工作流中。
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NVIDIA 官方动态AI 评分5858
ChipAgents 官方技术博客AI 评分5050 
ChipAgents 扩大与 NVIDIA 合作，推进芯片设计智能体 AI 与 Renoir 模型
ChipAgents 宣布扩大与 NVIDIA 的合作，以 NVIDIA AI 软件和加速计算推进其面向芯片设计与验证的领域专用模型及智能体系统 Renoir。
Siemens Calibre 官方技术博客AI 评分4040 
Calibre RealTime 交互式对称性检查加速模拟 IC 设计
Siemens EDA 在 Calibre DESIGNrev 中集成 Calibre RealTime 对称性检查，将对称性验证嵌入版图环境，在版图创建阶段即时发现违例。该功能支持 X/Y 轴反射、90 度与 180 度旋转检查，可自动生成规则文件、智能识别对称轴，并支持对称性与 DRC 单次联合检查。相比传统手动测量、自定义规则和寄生提取等签核阶段检查方式，其反馈以秒计，有助于缩短调试周期。
培风图南AI 评分2222 
培风图南在半导体分立器件年会展示制造类EDA软件与功率模组多物理场耦合仿真
培风图南在第二十届中国半导体行业协会半导体分立器件年会上展示全系列制造类EDA软件，并作《半导体功率模组的电-热-力多物理场耦合仿真：从芯片精细损耗到全生命周期寿命预测》专题报告。报告基于Mozz TCAD平台，展示从芯片级精细损耗建模、封装结构热力耦合分析到全生命周期寿命预测的技术路径，针对焊层疲劳、键合线脱落等失效模式提供预测性仿真思路。
Sigasi RTL技术文章 官方动态AI 评分4040 Sigasi Visual HDL 推出面向团队与 AI 智能体的高级项目设置管理
Sigasi 为 Visual HDL 推出增强的项目设置管理方法，设置存于项目目录下的 .sigasi/settings.json，采用支持注释的 JSONC 格式。
ChipNexus 官方动态AI 评分5858 
PrimisAI 更名为 ChipNexus，NEX 多智能体平台正式推向市场
PrimisAI 更名为 ChipNexus，将 NEX 多智能体生态作为统一商业产品推向市场，并任命拥有 30 年 Intel 经历的 Dan Elmhurst 出任 CEO。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 开发者寻求新资金来源以维持开源验证库开发
OSVVM 开发者 Jim Lewis 在 SynthWorks VHDL 培训资助 OSVVM 开发 25 年后，因 AI 影响对培训持续供资能力存疑，开始在 GitHub 设立赞助页面寻求额外资金来源。
中国科学院计算技术研究所AI 评分5858 
中科院计算所三篇 DFT 与功能安全验证论文被 ITC 2026 录用
中国科学院计算技术研究所处理器芯片全国重点实验室的三篇论文被第 57 届 IEEE 国际测试会议 ITC 2026 接收，其中两篇为长文。E-ATPG 提出基于 E-graph 的可测试性感知逻辑重构框架，在保持逻辑功能等价的前提下重构电路结构，以优化 ATPG 搜索空间；另一篇提出基于逻辑综合中间表达的测试点插入框架，实验称相较商用工具的门级和 RTL 方法可用更少测试点提升可测试性，并相比门级方法减少面积开销、改善时序。
Real Intent 官方动态精选AI 评分6262 Real Intent 发布 Riven 签核 AI 智能体，称签核提速最高 10 倍
Real Intent 发布 Riven 签核 AI 智能体，称可在其全部静态签核工具流程中把签核提速最高 10 倍。该智能体基于生成式与智能体 AI，提供工具知识查询、违例分析与优先级排序、错误根因定位及修复建议，工程师可修改或采纳建议后再运行签核工具。
推荐理由：厂商自述称该智能体覆盖静态签核的知识查询、违例排序与根因调试，可观察AI如何接入签核流程。
ChipNexus 官方动态精选AI 评分6767 Primis AI 更名 ChipNexus 并推出智能体芯片设计平台 NEX
Primis AI 宣布更名为 ChipNexus，并推出面向半导体与硬件设计的智能体 AI 平台 NEX。NEX 可生成与重构 RTL、分析原理图、配置并运行数字与模拟仿真、排查验证失败，以及编排综合与物理设计工具，并接入现有 EDA 环境、代码仓库、自动化脚本与 CI/CD。
推荐理由：官方公告列出 NEX 可编排的 RTL、仿真、验证与综合环节，并给出独立评测中双核处理器的实现与验证案例。
Agnisys 官方动态AI 评分2727 Agnisys 将在 DAC 2026 展示 IDS-AI、IDS-NoC 与 DFT 自动化
Agnisys 宣布将在 7 月 27–29 日于长滩举行的 DAC 2026 上展示 IDS-AI、IDS-NoC 及先进 DFT 自动化。IDS-AI 是理解芯片设计意图、覆盖从黄金规范到 RTL 签核全流程的智能体 AI 框架；IDS-NoC 自动生成可扩展、无死锁的开放 SystemVerilog NoC RTL。
Sigasi Visual HDL发行说明 官方动态AI 评分2525 Sigasi Visual HDL 2026.3 发布，新增 Verible 格式化支持
Sigasi Visual HDL 2026.3 新增 Verible 格式化，可用于格式化 Verilog 和 SystemVerilog 文件，并支持指向本地安装的 Verible（写作时为 v0.0-3820-g3415c94d）。
Arm 官方动态AI 评分2222 Arm AGI CPU 如何支撑大规模高负载智能体 AI 工作负载
Arm 介绍其 AGI CPU 如何支撑大规模智能体 AI 工作负载：该 CPU 以每核更高的内存与 I/O 带宽、更低 TDP 和更高机架密度，作为 AI 基础设施的编排引擎。
Verific Design Automation 官方动态AI 评分4040 Verific EDA Store 上线，提供 Parser 平台应用可下载示例
Verific Design Automation 宣布推出 Verific EDA Store，提供基于其 Parser 平台构建的 EDA 点工具及可下载示例应用，首批包括层次浏览器、linter、HDL 编辑器和信号追踪器。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
GDSFactory芯片版图设计自动化发行AI 评分2222 GDSFactory 芯片版图设计自动化 v9.46.0 发布
GDSFactory 发布 v9.46.0，用 route_bundle 取代旧的 kfactory 布线策略并升级至 kf3。该版本修复了负 bend_s_offset 取值、via_stack_with_offset 及 snap_to_grid 忽略 grid_factor 等问题，文档从 Jupyter Book 迁移到 zensical，并新增代表性 ASV 版图基准。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
ChipAgents 官方新闻室AI 评分2525 
Ambiq 扩大部署 ChipAgents 智能体 AI 平台，加速超低功耗芯片设计与验证
Ambiq 在完成初步评估后扩大了 ChipAgents 智能体 AI 平台的部署范围，覆盖更多工程团队，用于加速超低功耗芯片的设计与验证。ChipAgents 平台可理解规格、RTL、仿真数据、波形等工程资料，帮助工程师自动化重复任务、加快调试。双方将继续探索智能体 AI 在低功耗半导体开发流程中的更广泛应用。
Silicon Integration Initiative精选AI 评分6262 Si2 发布 LBC-bench 公开榜单，评测 LLM 在芯片设计与验证任务上的表现
Si2 宣布上线 LBC-bench，这是一个公开、开源的榜单，用于追踪大语言模型和 AI 智能体在半导体设计与验证任务上的表现，网站代码已在 GitHub 开源。
推荐理由：Si2 以联盟形式推出公开榜单，把 LLM 在芯片设计与验证任务上的评测数据与网站代码一并开源，便于复现与横向比较。
Siemens Digital Design Creation Platform 官方博客精选AI 评分6262 
西门子宣布收购 Defacto Technologies，将 SoC Compiler 纳入 EDA 产品组合
西门子宣布已签署收购 Defacto Technologies 的协议，将其 SoC 集成自动化软件纳入 IC 设计 EDA 产品组合。
推荐理由：西门子宣布收购 Defacto Technologies，其 SoC Compiler 的 IP 集成与复用能力可补入现有数字设计流程。
CHIPS AllianceAI 评分2222 CHIPS Alliance 参加 DAC 2026 开源 EDA BoF 会议
CHIPS Alliance 将参加 7 月 28 日在长滩会议中心举办的 DAC 2026“开源 EDA、数据与协作”BoF 会议，这是自 DAC 2018 以来该系列第七届。
Cognichip 官方技术博客AI 评分3838 Cognichip 展示 Seascape 演示：ACI 将芯片前端设计从 20 周压缩至 10 天
Cognichip 在 EETimes Chiplet Conference 上演示了 Seascape——一个用 200 行 Python 编写的全程序化海面计算应用，其实际运行在为此定制的硬件上，含超 8 万行密集数学代码、2000 周期流水线和 256 个并行物理实例。
奇捷科技AI 评分2222 
奇捷科技获评“2026深圳市种子独角兽企业”
奇捷科技（Easy-Logic）在2026中国（深圳）独角兽企业大会上再次获评“2026深圳市种子独角兽企业”，该称号由深圳市工业和信息化局、中小企业服务局联合授予，评审重点包括创始团队、产品技术壁垒、市场前景及资本认可度。公司此前已获“国家高新技术企业”“专精特新中小企业”等资质，未来将继续深耕EDA领域，完善数字芯片增量式设计工具集。
芯华章AI 评分2222 从卖工具到卖结果，本土EDA在Agentic EDA时代的窗口在哪里？
芯华章转载文章讨论Agentic EDA是否会给本土EDA带来新窗口，判断两种结果都会发生：若只是让AI更方便调用现有EDA工具，Cadence、Synopsys、Siemens三大家大概率更强；若价值从"买工具"转向"买结果"，本土EDA可能首次有机会不再只回答与三大家的差距，而是交付可验收的工程闭环。
DATE 设计自动化与测试大会AI 评分2222 
DATE 2027 征稿：第30届欧洲设计自动化与测试大会
DATE 2027 是欧洲设计、自动化、测试与制造领域会议的第30届，现公开征稿，研究论文（D、A、T、E 四个方向）摘要截止2026年9月13日、全文截止9月20日，录用通知11月23日。会议覆盖 IC/SoC、可重构硬件、嵌入式系统与软件的设计、测试及 EDA 工具，并设“量子计算”和“AI4EDA vs AI-Native EDA”两个新兴主题特别日。
深维科技AI 评分3838 
深维科技参加CCF工控机专委会四十周年活动，分享FPGA抗辐射加固工具链
深维科技在6月27日北京举行的第三届“风云论坛”暨CCF工业控制计算机专委会四十周年活动上，介绍了其FPGA抗辐射可靠性加固工具链的最新进展。该工具链以故障注入、故障分析、智能设计加固为核心，可在设计阶段模拟故障影响、分析传播路径与敏感模块，并已与行业头部客户开展应用部署。公司还提出以FPGA动态重构、资源池化与虚拟化分区为核心的星载异构计算路线，目前已在SAR算法硬件加速领域实施。
CHIPS AllianceAI 评分3838 高通加入 CHIPS Alliance 成为白金会员
高通（Qualcomm Technologies, Inc.）以白金会员身份加入 CHIPS Alliance，其技术标准副总裁 Lu Dai 同时进入联盟理事会。高通将把面向移动、汽车和数据中心的高端 SoC 设计经验投入联盟的开源 CPU、复杂 IP 模块及 EDA 工具项目，联盟希望借此加快开源 RTL 设计、验证方法和集成自动化流程的创新。
ChipAgents 官方新闻室AI 评分4242 
ChipAgents 助 Whalechip 将半导体根因分析从数天缩短至分钟级
Whalechip 部署 ChipAgents 的 Agentic AI 平台后，在一轮 60 小时调试中识别出客户存储控制器中的 4 个关键 bug，并将每轮根因分析周期从数天缩短至最短 15 至 60 分钟。
Agnisys 官方动态AI 评分2525 
Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
Chipmind 官方动态AI 评分4242 
Chipmind 推出 RTL Canvas：面向芯片设计智能体的生成式 UI
Chipmind 发布 RTL Canvas，称其为芯片设计工程师与 AI 智能体之间的首个双向契约界面，工程师可在 RTL 图上直接绘制架构意图，智能体生成的改动以可视化差异回显。
芯华章AI 评分3232 所有人都在做 IC Agent，到底谁有护城河？
芯华章转载文章提出 IC Agent 的“五层地权图”，从设计意图、工程资产、工具引擎、流程闭环到 signoff 信任层划分工程控制点。文章认为护城河不在模型参数，而在谁能把 triage、RCA、repair、rerun 与证据链接入真实项目流程，并留下可复查、可复用、可签字的结果。
Baum Design Systems 官方动态AI 评分1010 Baum Design Systems 赞助 DVCon Taiwan 2026
Baum Design Systems 宣布以白金赞助商身份赞助 DVCon Taiwan 2026，该会议将于 2026 年 9 月 8 日在新竹 Lakeshore Hotel 举行。Baum 提供用于分析芯片设计功耗的 EDA 产品与解决方案，帮助客户在设计早期优化能效。该公司由资深半导体专业人士于 2013 年创立，为私人持股并获融资。
LLVM CIRCT电路中间表示发行AI 评分1818 CIRCT 电路中间表示工具 firtool-1.153.1 发布
CIRCT 电路中间表示工具 firtool 发布 1.153.1 版本，正文仅提供完整变更日志入口，未列出具体功能、修复或性能数据。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.153.0 发布
CIRCT 项目的 firtool 发布 1.153.0 版本，更新集中在 Verilog 导入、MooreToCore 与 SimToSV 降级、Arc、ESI 运行时和 FIRRTL 等组件。
LibreLane ASIC设计流程发行AI 评分1818 LibreLane ASIC 设计流程 3.0.5 发布
LibreLane ASIC 设计流程发布 3.0.5 版本，清理了未使用的变量 SYNTH_MUX_MAP/SYNTH_MUX4_MAP，并提升了 rich 依赖版本。更新细节见完整变更日志。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
YosysHQ 官方动态AI 评分2828 
YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
ChipNexus 官方动态精选AI 评分6060 ChipNexus 发布 NEX v5.48，扩展无头执行与仿真覆盖率分析
ChipNexus 发布 NEX v5.48，将 NEX 从交互式工程助手扩展为可嵌入自动化流程的平台。新版本扩展无头执行能力，支持基于策略的审批控制、结构化 JSON 输出和工作区安全自动执行，并新增带实时日志流式输出的 simulate 工具。
推荐理由：NEX v5.48 把交互式工程助手扩展为可嵌入 CI 的无头执行平台，并新增仿真与覆盖率分析能力。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。