思尔芯携手Andes四城巡回展，以EDA与生态共筑RISC-V创新落地
思尔芯全程参与Andes晶心科技主办的“RISC-V Now! by Andes”全球巡回论坛（新竹、圣何塞、北京、上海四城），通过演讲与现场演示展示其数字EDA工具链如何加速RISC-V芯片从设计到量产。
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#芯片EDA
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思尔芯官方发布AI 评分2525 思尔芯官方发布AI 评分2222 思尔芯西安子公司正式签约落户高新区
思尔芯西安子公司正式签约落户西安高新区，作为其深化全国化布局的关键一步，将融入当地集成电路产业版图。该落地获西安投资控股及大湾区基金支持，双方共同发起管理的西安中湾科创基金已于2026年初对思尔芯实施投资。思尔芯称将发挥数字EDA领域能力，助力西安集成电路产业链延链、强链、补链。
GDSFactory芯片版图设计自动化发行官方发布AI 评分1818 GDSFactory v9.43.0 发布
GDSFactory 发布 v9.43.0，更新变更日志，修复 Euler 弯曲的 angular_step 弧角并新增弯曲点示例，同时为 vcell 增加 with_module_name。该版本还处理了 ty 诊断、新增安全策略并移除 .env 文件，另改进了 cells notebook 文档与标签示例。
GDSFactory芯片版图设计自动化发行官方发布AI 评分1818 GDSFactory 芯片版图设计自动化发布 v9.42.0
GDSFactory 芯片版图设计自动化发布 v9.42.0，新增 Topic bend、vcell 的 with_module_name、gpdk 电学元件 Pin 结构、Section 的 skip_transition 字段及 die 的 text_layer 参数。
LLVM CIRCT电路中间表示发行官方发布AI 评分2222 CIRCT 电路中间表示工具 firtool 1.147.0 发布
CIRCT 项目的 firtool 发布 1.147.0 版本，更新涵盖 HW 向量化、Synth 的 NLDM 属性与 LibertyParser 增强、Arc 与 ESI 运行时多项修复，并同步升级至 FIRRTL 6.0.0 与新版 LLVM。该版本还新增 SV 方言 loop-generate 支持、LTL 时钟延迟导出及 circt-verilog 字节码生成等能力。
slang SystemVerilog编译器发行官方发布精选AI 评分6060 slang SystemVerilog 编译器发布 v11.0
slang SystemVerilog 编译器发布 v11.0，新增大量与商业工具非标准扩展兼容的开关，并加入多项 lint 与静态分析告警。该版本还新增 --time-stats、--memory-stats 等选项，语法树更紧凑，大型设计内存占用下降 20-30%。pyslang 绑定按 C++ 命名空间拆分为子模块，ASTVisitor 模板改用 VisitFlags 枚举，属于破坏性变更。
推荐理由：该版本集中增加与商业工具非标准扩展的兼容开关和大量新告警，可用于评估现有 SystemVerilog 代码的迁移与检查成本。
Siemens Calibre 官方技术博客官方发布AI 评分5858 
Siemens EDA 介绍 Calibre 3D IC 解决方案：覆盖 3D IC 物理验证、热与应力分析
Siemens EDA 介绍 Calibre 3D IC 解决方案，由 Calibre 3DStack、3DStack Advanced、3DThermal、3DStress 和 3DPERC 组成，覆盖 3D IC 物理验证、热分析与应力分析。
IC Manage 官方动态官方发布AI 评分4242 IC Manage GDP-AI 以生成式与智能体 AI 改造 IP 生命周期管理
IC Manage 宣布为 GDP-AI 设计与 IP 管理系统新增生成式与智能体 AI 能力，用 AI 驱动的 IP 打包、IP 支持和 IP 发现流程替代人工，加速系统与半导体公司的 IP 复用。
思尔芯官方发布AI 评分5252 
思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。
YosysHQ Yosys 综合发行官方发布AI 评分4242 Yosys 0.65 发布
Yosys 0.65 发布，新增 arith_tree pass，可将加/减/macc 链转换为进位保存加法器树。该版本移除了 share pass 的 -force 选项，read_verilog 现支持非打包数组的位置赋值模式。
FOSSi Foundation官方发布AI 评分3838 
FOSSi Foundation《El Correo Libre》第97期：Latch-Up 2026回顾与Aegis开源FPGA
FOSSi Foundation发布《El Correo Libre》第97期，回顾Latch-Up 2026会议：共138人注册，议题覆盖SoC、EDA工具、FPGA、RISC-V、模拟混合信号、代工服务、AI与HDL，最佳演讲为Alex Singer关于开源FPGA的报告。
YosysHQ 官方动态官方发布AI 评分2222 
Tabby CAD Suite 20260512 版本发布
YosysHQ 发布 Tabby CAD Suite 20260512 版本，现已开放下载，该版本包含底层性能改进与缺陷修复。同期 YosysHQ 就面向断言的新中间表示 Property IR 公开征求意见，RFC 文档已发布。
FOSSi FuseSoC构建管理发行官方发布AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。
FOSSi Foundation官方发布AI 评分1818 Latch-Up 2026 回顾：首次落地加拿大，138 人注册
Latch-Up 2026 首次在加拿大举办，地点为滑铁卢大学，共 138 人注册，加拿大参会者占六成以上。会议设 SoC、EDA 工具、FPGA、RISC-V、模拟与混合信号、代工与服务、人工智能及 HDL 等分组，Verilator、AntMicro、IHP、OpenROAD 等做了进展分享，Alex Singer 关于开源 FPGA 的报告获评最佳演讲。
IEEE TCAD官方发布精选AI 评分7171 ChiGen：面向 EDA 工具测试的自底向上 Verilog 设计生成方法
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
Sigasi RTL技术文章 官方动态官方发布AI 评分2222 如何在 Verilog 中编写复位逻辑
Sigasi 技术文章讲解同步数字电路中 Verilog/SystemVerilog 复位的写法，对比同步复位与异步复位的优缺点，并给出异步复位、同步复位及覆盖式同步复位的标准代码模板。文章强调同一进程内要么复位全部信号、要么全部不复位，否则综合可能引入锁存器、时钟使能或额外逻辑；Sigasi Visual HDL 可为时钟化 always 与 always_ff 进程生成代码模板。
DAC 设计自动化大会官方发布AI 评分2222 2026 年 DAC（Chips to Systems Conference）首次移师长滩，AI 重塑芯片与系统设计带动规模创纪录
第 63 届 DAC（Chips to Systems Conference）将于 7 月 26–29 日首次在加州长滩会议中心举办，设 550 余场技术会议、120 多家参展公司，其中 15 家为首次参展的 AI 设计公司。
LLVM CIRCT电路中间表示发行官方发布AI 评分2222 CIRCT 电路中间表示工具 firtool-1.146.0 发布
CIRCT 项目的 firtool 发布 1.146.0 版本，新增 CellIFT 硬件/组合/时序 IR 插桩 pass，并改进 LLHD 的 Mem2Reg 按槽执行以修复立方级扩展问题。ESI 运行时将 ReadChannelPort 改为分段式并修复端口断开竞态，SimToSV 支持 stdout/stderr 降级。该版本同步更新 LLVM，并新增多位首次贡献者。
LibreLane ASIC设计流程发行官方发布AI 评分2828 LibreLane ASIC 设计流程 3.1.0.dev1 开发版发布
LibreLane ASIC 设计流程发布 3.1.0.dev1 开发版，新增 sky130 padring 生成支持。Magic.DRC 在读取 GDS 时改用 maskhints true，并修复了上游安装器缺失 extra-experimental-features 及弃用变量使用等文档问题。
LibreLane ASIC设计流程发行官方发布AI 评分2222 LibreLane ASIC 设计流程 3.0.3 发布
LibreLane ASIC 设计流程发布 3.0.3，OpenROAD.STA 支持 OpenSTA 3 的 scene 语法以写入时序模型，Verilator 对多驱动网络报错。该版本还修复了旧 PDK 配置在 STD_CELL_LIBRARY_OPT 下的冲突，并更新了安装器与弃用变量相关文档。
GDSFactory芯片版图设计自动化发行官方发布AI 评分1818 GDSFactory v9.41.0 发布：cross_section 支持传入宽度/偏移函数
GDSFactory 发布 v9.41.0，新增向 cross_section 传入宽度与偏移函数的能力，并修复 taper 在多截面下的 per-end 宽度/偏移及 delta_width 问题。
Sigasi 官方动态官方发布AI 评分2222 Sigasi Visual HDL：在 AI 生成 RTL 前筑起确定性防线
Sigasi 发文提出用 Sigasi Visual HDL 在 VS Code 中对 AI 生成的 RTL 做确定性校验，主张允许 AI 生成草稿但须通过这道“防线”才能合入。该工具在输入时执行语法与语义检查并提供 Quick Fix，规则库覆盖 VHDL 与 SystemVerilog/UVM，可约束团队规范与跨语言集成。企业版还提供 Sigasi CLI，用于把检查接入终端与 CI 流程。
Sigasi 官方动态官方发布AI 评分2222 Sigasi Visual HDL 推出六集短视频系列，演示 HDL 开发效率功能
Sigasi 推出六集短视频系列，演示 Sigasi Visual HDL 如何帮助 FPGA 和 ASIC 工程师提升效率。视频涵盖 VS Code 中语言服务器的快速导航、100 毫秒内反馈的实时 linting 与快速修复、自动生成框图与状态机等交互式图形视图、智能编辑器加速 RTL 编写、从源码注释提取的即时文档，以及 UVM linting 与拓扑视图调试。
Verilator／Veripool官方发布AI 评分4040 Verilator 5.048 发布
Verilator 5.048 于 2026-04-26 发布，Linux 上默认使用 jemalloc 分配器，需先安装 libjemalloc-dev 再运行 ./configure。
ChipNexus 官方动态官方发布AI 评分1010 ChipNexus 发布 NEX v5.21：改进控制流与终端交互
ChipNexus 发布 NEX v5.21，重点改进终端日常使用体验：多行输入与键盘处理更顺畅，运行中操作的中断控制更可靠。该版本新增会话白名单等安全保护与可配置提示词大小上限，工具执行被拒时可请求补充上下文而非直接失败，并修复了数值版本比较问题。
NVC VHDL编译器发行官方发布AI 评分1818 NVC VHDL 编译器 1.20.1 发布，修复 1.20.0 中的崩溃与覆盖率报告回归
NVC VHDL 编译器发布 1.20.1 小版本错误修复更新，解决 1.20.0 中发现的多个问题。该版本修复了常量参数匹配关系运算符求值时的崩溃（#1495），并修复了覆盖率报告生成中的若干回归（#1490、#1494），另解决多个次要缺陷（#1498、#1505、#1512、#1496）。
DATE 设计自动化与测试大会官方发布AI 评分2222 
DATE 2026 奖项揭晓：EDAA 成就奖授予 Krishnendu Chakrabarty
DATE 2026 公布多项奖项：EDAA 成就奖授予美国亚利桑那州立大学 Krishnendu Chakrabarty，表彰其对 EDA 及社区的杰出贡献。Aida Todri-Sanial 因担任 DATE 2025 大会主席获 IEEE CEDA 杰出服务认可奖及 DATE Fellow，David Atienza 获 IEEE CEDA 杰出服务奖。
FOSSi Edalize EDA工具接口发行官方发布AI 评分2222 Edalize 0.6.7 发布
Edalize 0.6.7 发布，修复 xcelium 的 cocotb 支持，ghdl 新增 cocotb 支持并正确处理多个库，vcs 修复导致无条件重建的拼写错误并将参数限定到顶层，vivado 修复未运行 pnr 时的 bug，sim 仅在启用 cocotb 时运行 cocotb-config。
Axiomise 官方动态官方发布AI 评分2222 
Axiomise 谈形式验证的 11 个问题：亿门级设计与方法论
Axiomise 创始人 Ashish Darbari 在 DVCon USA 后整理形式验证的 11 个常见问题，称团队近期对含 3.38 亿触发器、11 亿门的深度时序设计一次性整体编译，未做 cut-point 或 boxing，借助 Axiomise proof accelerators 在数秒内发现缺陷。
Axiomise 官方动态官方发布AI 评分3838 
Axiomise 详解 ADEPT FV 形式验证流程：从设计到流片
Axiomise 提出 ADEPT FV 形式验证流程，以 Avoid、Detect、Erase、Prove 四阶段贯穿设计全程，目标是尽早发现缺陷、证明正确性并持续构建覆盖率，从而减少流片风险。
Axiomise 官方动态官方发布AI 评分3838 
Axiomise 基于智能追踪器抽象的串行数据包设计穷尽形式验证案例
Axiomise 的 Ashish Darbari 以案例形式展示了如何用形式验证穷尽验证串行数据包设计。这类设计因每个数据包状态依赖此前所有在途数据包的历史而难以验证，作者采用智能追踪器（smart tracker）抽象，结合不变量作为辅助属性与 assume-guarantee 流程，在保证不遗漏合法行为缺陷的同时改善证明收敛。
Axiomise 官方动态官方发布AI 评分2020 
Axiomise CEO 谈形式验证为何仍是小众：培训、方法论、流程与项目连续性四大缺口
Axiomise 创始人兼 CEO Ashish Darbari 撰文分析形式验证虽在业界屡获成功却仍未被每位设计与验证工程师日常使用，原因集中在缺乏良好培训、缺乏覆盖从轻量 app 到端到端深度形式验证的完整方法论、流程常因人言而非基于指标的经验分析摇摆，以及项目内缺乏连续性应用。
Axiomise 官方动态官方发布AI 评分3838 
Axiomise 总结成功部署形式验证的十条规则
Axiomise 的 Ashish Darbari 基于在 OneSpin Solutions 的 EDA 从业经历与 DVCon USA 讨论，提出成功部署形式验证的十条规则，强调形式验证成功靠方法论与纪律而非博士学位。
Axiomise 官方动态官方发布AI 评分2222 
Axiomise 谈“硅验证通过”为何不足以保障处理器安全
Axiomise 的 Ashish Darbari 撰文指出，Meltdown 与 Spectre 暴露的安全漏洞说明安全不只是软件问题，而是系统问题，需在设计前端就纳入架构考量。他认为动态仿真难以扩展、单纯仿真也不够，应引入形式化验证等手段；文中以他协助验证一款可定制 CPU 的经历为例，形式化测试平台发现了非特权访问特权内存区域等漏洞，部分源于设计疏漏或实现与规格不符。
Axiomise 官方动态官方发布AI 评分1515 
Axiomise 创始人 Ashish Darbari 讲述进入形式验证领域的历程
Axiomise 的 Ashish Darbari 讲述自己从印度工程师家庭出身、在 Birla Institute of Technology 学习电气电子工程，到在 TU Dresden 攻读计算逻辑硕士，最终选择形式验证方向博士offer的历程。他曾在 Intel、ARM、Imagination 和 OneSpin 任职，文章以其个人经历映照形式验证领域的发展。
IEEE TCAD官方发布AI 评分4848 面向VLSI面积最小化的层约束瓶颈通道布线算法
针对层约束瓶颈通道布线（BCR）问题，提出首个基于曼哈顿布线模型线段重分配的布线算法，含层约束全局布线与层约束详细布线两阶段。在10个测试瓶颈通道上，相比Taniguchi两层算法与SCR组合，平均仅用54.7%的CPU时间，并进一步减少2.6%布线面积和1.7%过孔数；相比三层算法与SCR组合，平均仅用19.3%的CPU时间。
FOSSi Foundation官方发布精选AI 评分6060 
开源 EDA 通讯 El Correo Libre 第 96 期：LibreLane 3.0 发布
FOSSi Foundation 的 El Correo Libre 第 96 期汇总多项开源硬件与 EDA 进展，其中 LibreLane 发布 3.0 版本。
推荐理由：汇总开源 EDA 多项进展，LibreLane 3.0 的流程变化与新增 DFT 插件可供关注开源实现流程的人参考。
GDSFactory芯片版图设计自动化发行官方发布AI 评分1212 GDSFactory 芯片版图设计自动化 v9.40.1 发布
GDSFactory 芯片版图设计自动化发布 v9.40.1，主要包含 CI 中固定 type_consistency 的 Python 版本、修复代码质量与静态分析告警、在 Pdk.__init__ 中复制 __pydantic_extra__，以及修正导入不匹配、冗余赋值和未使用变量等测试质量改进。
NVC VHDL编译器发行官方发布AI 评分4747 NVC VHDL 编译器 1.20.0 发布，大幅改进 Verilog 与混合语言支持
NVC VHDL 编译器发布 1.20.0，大幅改进 Verilog 与混合语言支持。新增 vhpi_ext_nvc.h 头文件定义专有 VHPI 扩展，并加入 vhpiRandomSeedP 属性返回仿真随机种子；混合语言仿真中的 Verilog 模块现以 vhpiVerilogModuleK 类出现在 VHPI 中，Verilog 预处理器支持带参数宏。
DATE 设计自动化与测试大会官方发布AI 评分4040 EDAA 2026 成就奖授予 Krishnendu Chakrabarty
EDAA 将 2026 年成就奖授予亚利桑那州立大学 Fulton 微电子学教授 Krishnendu Chakrabarty，以表彰其对复杂集成电路与系统 EDA 及测试方法的贡献。