用 Calibre DesignEnhancer 自动插入过孔提升互连鲁棒性
Siemens EDA 的 Calibre DesignEnhancer Via（DE-Via）通过自动插入冗余过孔提升互连鲁棒性与供电能力，并将签核感知的优化前移到实现阶段。
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#芯片EDA
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Siemens Calibre 官方技术博客官方发布AI 评分3838
LibreLane ASIC设计流程发行官方发布AI 评分1818 LibreLane ASIC 设计流程 3.1.0.dev5 开发版更新
LibreLane ASIC 设计流程发布 3.1.0.dev5 开发版，新增 Linux 故障排查指南与手动安装指南、版本清单，并修复字符串指标含空格时的崩溃问题。该版本还改进了步骤单元测试的可追溯性，并包含回迁修复。
合见工软官方发布AI 评分2222 合见工软、EDA²与中国电子信息产业发展研究院联合共建先进芯片设计与自动化前沿技术研究院揭牌
合见工软、EDA开放创新合作机制（EDA²）与中国电子信息产业发展研究院集成电路研究所三方联合共建的“合见工软先进芯片设计与自动化前沿技术研究院”在2026年“中国芯”集成电路产业促进大会上正式揭牌。
华大九天公告官方发布精选AI 评分7070 华大九天拟以不超过2.2亿元收购奇捷科技51%股权
华大九天公告拟出资不超过2.2亿元收购参股公司奇捷科技不超过51%的股权，交易完成后奇捷科技将成为其控股子公司并纳入合并报表。拟签协议约定受让50.3762%股权，转让对价21,883.42万元，分期支付，股权转让协议截至公告日尚未签署。
推荐理由：公告披露了收购对价、股权比例与奇捷科技财务数据，可用于观察数字逻辑优化工具在国内 EDA 版图中的整合路径。
Verilator／Veripool官方发布AI 评分2626 Verilator 5.054 发布：增强类型检查与覆盖组支持
Verilator 5.054 于 2026-11-01 发布，新增队列赋值类型检查、未打包结构体标量赋值报错，并加入 covergroup 运行时注册表与 solo binsof 初步支持。
概伦电子公告官方发布AI 评分5050 概伦电子发布2026年第三季度报告：营收1.77亿元，同比增长84.45%
概伦电子2026年第三季度营业收入1.77亿元，同比增长84.45%，主要来自EDA软件授权及技术开发解决方案业务增长，以及合并锐成芯微、纳能微带来的IP授权和芯片定制收入。年初至报告期末营收4.18亿元，同比增长32.79%，但归母净利润仅66.15万元，同比下降98.42%。NanoDesigner作为唯一原生支持汉擎数据库和hPDK的设计平台，已完成28nm工艺流片验证。
芯和半导体官方发布AI 评分5858 
芯和半导体发布EDA2027版本，推出AgentEvo智能体平台与XAI物理智能底座
芯和半导体在2026用户生态大会上发布EDA2027版本，新增3DIC PDK和光电联合仿真平台，并将AI for EDA从单点功能推向平台化。
概伦电子供稿官方发布AI 评分4242 
概伦电子发布PrimAI战略，以EDA+IP双核底座推进国产半导体生态
概伦电子在10月28日上海技术研讨会上正式发布PrimAI三层战略，涵盖AI in EDA工具层、Agentic EDA流程层与产业生态层。公司依托并购锐成芯微、纳能微形成EDA+IP双核布局，拥有1000+经硅验证物理IP，覆盖0.18μm-3nm。
华大九天公告官方发布AI 评分4242 华大九天发布2026年第三季度报告
华大九天2026年第三季度营业收入3.94亿元，同比增长29.82%；归属于上市公司股东的净利润7199.81万元，同比增长1101.50%。年初至报告期末营业收入9.60亿元，同比增长19.30%，归母净利润2693.47万元，同比增长197.28%；扣非净利润为-3095.42万元，同比下降39.71%。
芯行纪官方发布AI 评分1818 
芯行纪数字实现EDA实战沙龙：聚焦AI赋能芯片物理实现工程实践
芯行纪与国家集成电路芯火平台（南京）联合主办的数字实现EDA实战沙龙近日在南京举行，围绕国产数字EDA工程实践与AI赋能数字芯片物理实现展开分享。芯行纪技术专家介绍了AI驱动PR流程、AmazeFP自动版图规划与全自研APR工具AmazeSys设计实例，以及AmazeDRCLite+AmazeECO联合方案用于先进工艺DRC/DFM收敛。
ACM SIGDA官方发布AI 评分2222 
Zishen Wan 获 2026 年 ACM EDA 杰出博士论文奖
Zishen Wan（佐治亚理工学院）凭借博士论文《Tailored Computing: Cross-Layer System, Architecture, and Silicon Co-Design for Physical Intelligence》获得 2026 年 ACM 电子设计自动化杰出博士论文奖，颁奖于 DAC 2026。
ACM SIGDA官方发布AI 评分3838 
Zhiyao Xie 获 2026 年 SIGDA 杰出新教师奖
香港科技大学（HKUST）的 Zhiyao Xie 教授获得 2026 年 SIGDA 杰出新教师奖（ONFA），颁奖于 DAC 2026。该奖面向学术生涯早期的青年教师，表彰其在电子设计自动化领域展现出的教育与研究潜力。
ACM SIGDA官方发布AI 评分1515 2026 ACM SIGDA 杰出服务奖揭晓：NVIDIA、阿姆斯特丹大学、慕尼黑工业大学与纽约大学四位学者获奖
ACM SIGDA 在 DAC 2026 上公布 2026 年 SIGDA Meritorious Service Award 四位获奖者：NVIDIA 的 Ambar Sarkar 因在 DAC 创办工程 track 获奖，阿姆斯特丹大学 Andy Pimentel 因在 DATE、ESWEEK 等 SIGDA 赞助会议中的持续领导角色获奖。
ACM SIGDA官方发布AI 评分3030 
2026 ACM/IEEE A. Richard Newton EDA技术影响力奖授予3D堆叠MRAM评估论文作者
2026年ACM/IEEE A. Richard Newton电子设计自动化技术影响力奖在DAC 2026颁给Xiangyu Dong（Waymo）、Xiaoxia Wu（Together AI）、Guangyu Sun（北京大学）、Yuan Xie（香港科技大学）、Hai Li与Yiran Chen（杜克大学）。
ACM SIGDA官方发布AI 评分4040 
Sachin Sapatnekar 获 2026 ACM SIGDA 先驱成就奖
明尼苏达大学 Sachin Sapatnekar 教授在 DAC 2026 上获颁 2026 ACM SIGDA 先驱成就奖。奖项表彰其在 EDA 时序分析与物理设计领域的基础研究贡献、通过高影响力教材推动 EDA 教育，以及在社区中的领导力。该奖旨在表彰对电子设计自动化领域产生持久影响的个人。
arXiv 原始研究官方发布精选AI 评分6262 APPlace：协同优化器件位置与接入点的布线感知模拟布局
APPlace 是一个布线感知的模拟布局框架，在全局布局阶段同时优化器件位置与接入点（AP）选择，随后通过合法化阶段保留全局布局建立的结构。作者指出，现有解析布局方法在基于中心的线长代理下只优化器件坐标，把接入点选择留给布线；但模拟电路的布线引脚是一段可延伸的端子金属而非固定点，最佳接入点取决于相连器件的摆放位置，仅优化坐标会针对布线器不会使用的连接点。在四个真实模拟基准上，APPlace 在布局面积相当的情况下取得优于代表性基线的整体后布局性能；消融实验显示，去掉接入点协同优化会使 OTA 基准的 CMRR 最多下降 13 dB，比较器延迟增加 23%。
推荐理由：论文指出模拟布线引脚是可延伸金属而非固定点，把接入点选择并入全局布局协同优化，并给出消融影响。
NVC VHDL编译器发行官方发布AI 评分1515 NVC VHDL 编译器 1.23.1 发布
NVC VHDL 编译器发布 1.23.1 小版本错误修复更新。
Siemens Questa / Verification Horizons 官方博客官方发布AI 评分2222 Siemens 公布 DVCon Europe 2026 教程与演讲日程
Siemens 将在 11 月 17 日至 18 日举行的 DVCon Europe 2026 上赞助或参与多场教程与技术演讲，覆盖 Agentic AI 加速验证收敛、形式验证、HLS 和软硬件协同验证等主题。
Siemens Questa / Verification Horizons 官方博客官方发布AI 评分2222 Siemens EDA 专家解读 2026 功能验证研究：首次流片成功率仅 5%
Siemens EDA 首席科学家 Harry Foster 将于 11 月 10 日举办网络研讨会，解读 2026 功能验证研究。研究显示，IC/ASIC 项目首次流片成功率已降至仅 5%，约四分之三的 IC/ASIC 与 FPGA 项目未能按原计划推进。
ChipAgents 官方技术博客官方发布精选AI 评分6060 
ChipAgents 的 Build-A-Chip-Bench 加入 Fireworks 专业智能指数
ChipAgents 宣布其 Build-A-Chip-Bench 加入 Fireworks 的 Specialized Intelligence Index（SII）。该基准由 ChipAgents 与 NVIDIA 贡献者共同开发，评估 AI 智能体从工作负载规格到 GDS 布局的数字芯片设计流程，任务提供固定接口、开源工具和开源 PDK，智能体可调用独立验证服务但看不到隐藏测试与验证 IP，最终由独立评分器打分。
推荐理由：ChipAgents 公开了从工作负载规格到 GDS 的智能体基准，并给出双门评分与首轮 16.6% 结果，可用于比较全流程评测口径。
广立微公告官方发布AI 评分3434 广立微发布2026年第三季度报告
广立微2026年第三季度报告显示，本报告期营业收入2.41亿元，同比增长32.71%；年初至报告期末营业收入5.82亿元，同比增长36.14%。归属于上市公司股东的净利润本报告期3674.59万元，同比增长72.25%；年初至报告期末7152.32万元，同比增长93.22%。经营活动产生的现金流量净额年初至报告期末1.02亿元，同比增长176.95%。
华大九天公告官方发布AI 评分2222 华大九天实际控制人子公司中电金投完成增持计划
华大九天实际控制人子公司中电金投完成增持计划，累计增持5,454,400股，占当时总股本1%，增持金额约5.23亿元。增持后中电金投持股13.7174%，与其一致行动人中电有限合计持股34.7443%，未导致公司控制权变更。
LibreLane ASIC设计流程发行官方发布AI 评分2020 LibreLane ASIC 设计流程 3.0.17 发布
LibreLane ASIC 设计流程发布 3.0.17 版本，更新包括新增 Linux 故障排查指南及修复、手动安装指南、版本清单和 backport magic 修复，均由 @donn 提交。
合见工软官方发布精选AI 评分6060 
合见工软与开芯院在RISC-V峰会展示香山验证方法论
合见工软与北京开源芯片研究院在第六届RISC-V中国峰会上展示软硬双线的香山验证方法论：软件侧UVS+、UVD+适配香山平台并与UCAgent智能验证平台打通仿真与智能验证双通道，硬件侧香山·八达岭可扩展智算IP在PD-AS原型验证平台上跑通并现场实机演示。合见工软称联合测试中UVS+针对香山昆明湖架构的单核仿真性能较国际主流竞品提升高达2倍，并获颁香山企业贡献者奖项。
推荐理由：合见工软与开芯院在RISC-V峰会同台展示仿真调试适配、智能验证对接与原型验证跑通三条合作线，可观察国产工具链在香山生态中的接入方式。
美国财政部／Federal Register官方发布精选AI 评分6060 美国财政部拟议对外投资安全规则，将集成电路与先进封装EDA软件列入禁止类技术
美国财政部10月26日发布对外投资安全计划拟议规则，就落实《综合对外投资国家安全法》C编征求意见，意见截止2026年12月7日。规则第851.226条把用于集成电路或先进封装设计的电子设计自动化软件的开发或生产列为禁止类技术，并涵盖前端晶圆制造设备、先进封装设备、DUV与EUV光刻相关物项等。现行规则自2025年1月2日生效以来，财政部已收到约100份半导体和AI领域投资通知。
推荐理由：拟议规则把集成电路与先进封装用EDA软件的开发或生产列入禁止类技术，可用于判断对华投资合规边界。
Cadence 官方财报官方发布AI 评分4040 Cadence 2026年第三季度财务报表
Cadence公布截至2026年9月30日的第三季度财报，总营收16.33亿美元，同比增长约22%，产品与维护收入14.87亿美元，服务收入1.46亿美元。当季净利润2.90亿美元，摊薄每股收益1.05美元，研发支出5.38亿美元。公司预计第四季度GAAP营业利润率30%-31%，非GAAP营业利润率44%-45%。
合见工软官方发布AI 评分5858 
合见工软在 RISC-V 中国峰会介绍 UniVista Hybrid 混合仿真与玄铁 C930 迁移案例
合见工软在第六届 RISC-V 中国峰会芯片设计与验证分论坛上介绍了 UniVista Hybrid Emulation 混合仿真方案，并分享与达摩院玄铁团队合作的玄铁 C930 RISC-V SoC 迁移案例。
slang SystemVerilog编译器发行官方发布AI 评分2222 slang SystemVerilog 编译器发布 v12.1
slang SystemVerilog 编译器发布 v12.1，集中修复类型检查与常量求值问题：case 属性表达式项与 case 表达式类型不兼容现正确报错，dist 表达式结果类型改为 logic 以匹配 inside 运算符。
LibreLane ASIC设计流程发行官方发布AI 评分3434 LibreLane ASIC 设计流程 3.1.0.dev4 发布
LibreLane ASIC 设计流程发布 3.1.0.dev4，新增 sky130 padring 生成、gf180mcu 3v3 PAD 支持及宏阵列实例化功能。该版本加入 sky130 与 gf180mcu 全芯片设计 CI，并支持选择 OpenROAD 线程数、向 ABC 指定延迟目标及自定义 ABC 策略脚本。此外还更新了 nix-eda 至 7.8.0 与多个 PDK 哈希。
Sigasi 官方动态官方发布AI 评分2525 Sigasi Visual HDL 发布 23 段 RTL 开发演示视频
Sigasi 发布 23 段短视频、共 7 个章节，演示 Sigasi Visual HDL 在真实 SystemVerilog、Verilog 和 VHDL 代码上的功能，无需安装即可按任意顺序观看。
OpenROAD／OpenROAD Initiative官方发布AI 评分5858 OpenROAD 部署方式更新：Bazel 成为受支持构建系统，CMake 将于 11 月 1 日移除
OpenROAD 宣布现代化部署方式，Bazel 成为受支持的构建系统，CMake 被弃用并计划于 2026 年 11 月 1 日移除，现有用户需按安装指南迁移。官方给出预编译包、容器、打包归档和 Bazel 源码构建四种安装路径，并计划为正式版本提供原生 RPM、DEB 包和可解压 tarball 归档。
ChipAgents 官方新闻室官方发布AI 评分4545 
Rambus 与 ChipAgents 合作，以智能体 AI 加速芯片设计
Rambus 与 ChipAgents 宣布达成战略合作，将在全公司范围部署 ChipAgents 智能体 AI 平台，用于芯片与硅 IP 的设计和验证流程。双方还将结合 Rambus 的半导体与硅 IP 经验及 ChipAgents 工具无关的 AI 原生平台，提升客户在其偏好设计环境中的设计速度与 QoR。Rambus 同时成为 ChipAgents 的战略投资者。
Accellera Systems Initiative官方发布精选AI 评分6060 Accellera 批准功能安全语言标准 FSL 1.0 发布
Accellera 董事会批准功能安全语言标准 FSL 1.0 发布，该标准为功能安全信息的表示、交换和集成提供统一语言与数据模型，可立即下载。FSL 1.0 基于 TCL 语法，支持跨供应链创建和交换 FMEDA 数据，涵盖失效模式、安全机制、技术信息与安全需求，并支持分层 FMEDA 及 ISO 26262、IEC 61508 相关失效率与指标的计算报告。
推荐理由：FSL 1.0 把功能安全数据从表格和私有格式中抽出来，可用于观察安全分析与设计验证流程的衔接方式。
Accellera Systems Initiative官方发布AI 评分5858 Accellera 批准功能安全语言标准 FSL LRM 1.0 发布
Accellera 批准功能安全语言标准 FSL LRM 1.0 发布，该标准提供数据模型驱动的语言，用于编写和交换 FMEDA 数据，包括失效模式、安全机制和安全指标。Agnisys、Intel、Siemens EDA 和 Synopsys 在引述中表示支持，并称该标准有助于弥合 ISO 26262 与 IEC 61508 要求同数据采集共享方式之间的差距，提升半导体供应链的互操作性与可追溯性。
Synopsys 官方新闻RSS官方发布AI 评分5858 
Synopsys 在 NVIDIA GTC Berlin 展示 20 多款 GPU 加速 EDA 方案
Synopsys 在 NVIDIA GTC Berlin 展示 20 多款 GPU 加速的 EDA 与多物理场方案，现已支持 50 个 NVIDIA CUDA-X 库和框架。
NVIDIA 官方动态官方发布AI 评分2222 
NVIDIA 携 CUDA-X、Omniverse、Cosmos 与 Nemotron 助力欧洲工业领袖重塑工程与制造
NVIDIA 宣布 Factory Operations Blueprint（FOX）在 GitHub 开放早期访问，供开发者构建可连接 Cosmos、Nemotron 等前沿模型的常驻工厂管理智能体，覆盖视觉检测、根因分析、报告生成与车队管理。
NVIDIA 官方动态官方发布精选AI 评分6565 NVIDIA cuDSS 正式发布，加速工程与科学仿真
NVIDIA 宣布 cuDSS 正式发布，这是 CUDA-X 库，把工程与科学仿真中的大规模稀疏系统求解迁移到 GPU 上。
推荐理由：cuDSS 把稀疏求解放到 GPU 上，原文列出应用材料、Cadence、Synopsys 等工具接入后的加速倍数，可用于比较仿真流程的 GPU 改造条件。
Chipmind 官方动态官方发布AI 评分3838 
如何用 Chipmind Agents 与 RTL Canvas 操作 IP-XACT
Chipmind 介绍如何用 RTL Canvas 将 IP-XACT 元数据可视化为原理图，并由 Chipmind Agents 在底层执行编辑。以开源 PULPino 打包中 882 行 XML 的 apb_uart 组件为例，画布按总线类型着色、折叠物理端口，代理通过 add_instance、connect 等类型化操作生成结构化增量并以 Visual Diff 呈现。
GDSFactory芯片版图设计自动化发行官方发布AI 评分5858 gdsfactory 发布 10.0.0rc1，引入原生 kfactory 跨截面并带来破坏性 API 变更
gdsfactory 发布 10.0.0rc1，这是 10.0.0 的第二个候选版本，汇总了自 9.51.0 以来的全部改动，并包含破坏性 API 变更。
芯行纪官方发布AI 评分2222 芯行纪获评国家级专精特新“小巨人”企业
芯行纪科技股份有限公司通过专家审核和部内审议等流程，正式被认定为国家级专精特新“小巨人”企业。这是该公司继南京市瞪羚企业、江苏省专精特新中小企业等资质后取得的关键一项国家级认定。