思尔芯推出DFI适配内存模型方案，支持DDR5/LPDDR5原型验证
思尔芯推出DFI适配验证解决方案，其Memory Model IP利用FPGA已有DDR4物理接口模拟DDR5、LPDDR5及HBM2E/3行为，并增加可观测可控制的后门接口。
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思尔芯AI 评分5858
OSVVM 官方验证方法新闻AI 评分5858 
OSVVM 作者详解如何构建协仿真验证组件：以 PCIe VC 为例
OSVVM 作者以 2026.01 版本新增的 PCIe 协仿真 VC 为例，说明如何把 C 协议模型接入 VHDL 验证组件。文章拆解了 MIT 记录信号、VUserMain 入口、VTrans 外部过程与适配层之间的连接方式，并介绍用背靠背自洽测试和 Altera Cyclone V PCIe Hard IP 仿真模型验证该 VC 的两条路径。
思尔芯AI 评分3232 
新左移：以FPGA原型验证为“决策透镜”，加速RISC-V IP精准选型
思尔芯提出“新左移”理念，将FPGA原型验证前移至RISC-V IP选型与架构探索阶段，用MHz级真实运行数据替代仅靠数据手册和基准分数的评估。其芯神瞳S8-100搭载AMD Versal VP1902自适应SoC，单核等效逻辑门约1亿门。思尔芯已与开芯院、玄铁、Andes等20余家伙伴合作，玄铁C925在S8-100上完成首次公开展示，香山昆明湖验证扩展至16核。
培风图南AI 评分4242 培风图南 Mozz TCAD 2026.04 版本发布
上海培风图南半导体发布 TCAD 套件 Mozz TCAD 2026.04 版本，在仿真效率、求解稳定性、模型精度和操作便利性上均有提升。器件仿真工具 Mozz Device 新增 MixMode 混合模式仿真能力，将分析范围从器件级延伸至电路级，缩短从工艺建模到系统验证的设计迭代周期。该套件覆盖工艺仿真、三维工艺形貌仿真、器件仿真、参数提取、可视化及集成工作平台。
IEEE TCADAI 评分5858 FrqBooster：面向多die FPGA的拥塞感知HLS加速器频率优化映射
研究提出面向频率的HLS加速器设计空间探索方法FrqBooster，用拥塞感知的模块映射算法缓解多die FPGA上的跨die互连延迟、局部资源拥塞和设计空间膨胀问题。方法先分析加速器模块间连接并构建优化目标，再分析各模块资源开销并提出两阶段资源均衡策略，最后用拥塞感知算法完成整体探索。实验显示，在U250和U280平台上，FrqBooster相对Vivado默认实现的最大频率提升分别为73.15%和81.22%；在加速器设计空间探索场景中相对相关工作的最大提升为25.84倍。
NVC VHDL编译器发行AI 评分5858 开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用
开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。
IEEE TCAD精选AI 评分6262 面向近 1 K 低温 IC 的商用体 CMOS PDK 几何可扩展 DC I–V 校准方法
研究提出一套针对低温 CMOS 集成电路设计的商用 PDK 校准方法，基于基线 PDK 采用的 PSP 紧凑模型，通过几何感知的参数调节流程，用低温 DC 测量校准多种器件几何下的低温 DC I–V 特性，并保持与标准 EDA 工具链兼容。作者据此校准商用 28 nm 体 CMOS PDK 中的一组调谐点器件，构建出原型低温 PDK，并在 1.58 K 下用调谐点器件和未参与调谐的交叉点器件评估预测精度。
推荐理由：论文给出面向 1 K 附近低温 CMOS 的商用 PDK 校准流程，并报告跨器件几何的漏极电流误差下降幅度。
IEEE TCADAI 评分5858 面向MMIC的宽温高精度混合可扩展MIM电容模型
研究针对MMIC传统PDK缺乏宽温、宽频段稳健电容模型的问题，提出带接地电感的π型等效电路，S参数拟合误差低于2%，并解释了器件的热谐振漂移。在此基础上构建物理引导核心与神经网络补偿相结合的混合可扩展模型，参数拟合R²高于0.999，最终模型在整个温度与几何空间内对实测数据的S参数预测R²大于0.98。作者称该工作为恶劣工况下的稳健电路设计提供了高精度可扩展MIM电容模型，其混合方法可推广到其他无源器件。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.12.0 发布：新增同步有理时钟域等特性
Chisel v7.12.0 发布，核心新增同步有理时钟域，并提供将 extmodule 的 defname 与 desiredName 分开设置的 API、ClockDomain 断言辅助方法及 BaseModule.ignoreParentPrefix。
IEEE TCADAI 评分3838 基于CNTFET的非平衡三进制全加器架构：设计与应用
该文提出一种采用多阈值碳纳米管场效应晶体管（CNTFET）技术、由42个晶体管实现的三进制全加器（TFA）架构。Synopsys HSPICE在0.9 V下的电路级仿真显示，与现有先进设计相比，该TFA功耗降低35.8%–75.2%、能耗降低21.6%–70%，蒙特卡洛仿真表明其对关键CNTFET工艺参数变化的敏感度最低，代价是适度的延迟开销和布局面积增至1.85倍。
KLayoutAI 评分2020 KLayout 服务器迁移及 0.30.9–0.30.12 版本更新
KLayout 因新服务器出现问题已回退至原版本，并陆续发布 0.30.9 至 0.30.12 版本。0.30.12 为修复 issue #2434 的热修复版，使用 Ruby PCells 的用户需升级，0.30.11 因严重问题被跳过。@kazzz 已提供 0.30.12 的 MacOS DMG 安装包。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens EDA 介绍 Calibre 3D IC 解决方案：覆盖 3D IC 物理验证、热与应力分析
Siemens EDA 介绍 Calibre 3D IC 解决方案，由 Calibre 3DStack、3DStack Advanced、3DThermal、3DStress 和 3DPERC 组成，覆盖 3D IC 物理验证、热分析与应力分析。
思尔芯AI 评分5252 
思尔芯在DVCon China公开芯神瞳S8-100Q原型验证系统与芯神鼎OD仿真系统
思尔芯在2026 DVCon China上首次公开芯神瞳S8-100Q原型验证系统，搭载4核AMD VP1902 FPGA，单系统容量最高4亿门ASIC设计，并在现场演示支持硬件仿真与原型验证双模式的芯神鼎OD。
EDNAI 评分5252 
下一波 EDA：DATE 2026 的观察与启示
EDA 行业资深人士 Simon Davidmann 复盘 4 月在意大利维罗纳举行的 DATE 2026，认为 AI 已不再是与芯片设计并列的独立话题，而是同时作为工作负载、设计工具、验证挑战与安全风险出现。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.65 发布
Yosys 0.65 发布，新增 arith_tree pass，可将加/减/macc 链转换为进位保存加法器树。该版本移除了 share pass 的 -force 选项，read_verilog 现支持非打包数组的位置赋值模式。
FOSSi FoundationAI 评分3838 
FOSSi Foundation《El Correo Libre》第97期：Latch-Up 2026回顾与Aegis开源FPGA
FOSSi Foundation发布《El Correo Libre》第97期，回顾Latch-Up 2026会议：共138人注册，议题覆盖SoC、EDA工具、FPGA、RISC-V、模拟混合信号、代工服务、AI与HDL，最佳演讲为Alex Singer关于开源FPGA的报告。
YosysHQ 官方动态AI 评分2222 
Tabby CAD Suite 20260512 版本发布
YosysHQ 发布 Tabby CAD Suite 20260512 版本，现已开放下载，该版本包含底层性能改进与缺陷修复。同期 YosysHQ 就面向断言的新中间表示 Property IR 公开征求意见，RFC 文档已发布。
FOSSi FuseSoC构建管理发行AI 评分2020 FuseSoC 2.4.6 发布
FuseSoC 2.4.6 发布，新增从环境变量加载配置文件、扩展 autotype 过滤器、修复 CAPI2 JSON schema，并改进对解析错误依赖的处理。该版本确保 CLI 选项在运行过滤器前完成求值，使库位置相对于配置文件，支持 flag 中的整数、加载时校验 VLNV 名称，以及支持多个同名脚本。
培风图南AI 评分2525 
ISEDA 2026 | 培风图南亮相新加坡，展示2nm TCAD与DTCO方案
培风图南在ISEDA 2026发表技术报告，提出面向2nm及以下节点的现代化TCAD路线图，通过GPU加速计算架构与可处理多尺度、多物理场耦合的新型求解器提升仿真效率。公司还展示了将先进仿真工具整合进新一代协同优化DTCO体系、构建可扩展AI仿真预测平台的方案。新加坡国立大学Yee-Chia Yeo教授到访展台并为公司2nm TCAD及DTCO领域创新背书。
IEEE TCAD精选AI 评分7171 ChiGen：面向 EDA 工具测试的自底向上 Verilog 设计生成方法
研究提出一种生成真实感 Verilog 设计的方法及配套工具 ChiGen，用于缓解 HDL 基准设计稀缺的问题。ChiGen 最初为测试 Cadence 的 Jasper 形式验证平台而开发，现已开源，并在 Verible、Verilator、Yosys 等工具中发现零日缺陷。其设计原理包括概率文法引导生成、基于 Hindley–Milner 算法的类型推断，以及由数据流分析支持的代码注入。在标准硬件上部署后，ChiGen 在结构多样性、代码覆盖率和缺陷发现能力上优于 Verismith、TransFuzz、VlogHammer 等现有 Verilog Fuzzer。
推荐理由：论文介绍开源 Verilog 生成工具 ChiGen 的设计原理，并说明其在结构多样性、代码覆盖率和找 bug 能力上的对比结果。
Sigasi RTL技术文章 官方动态AI 评分2222 如何在 Verilog 中编写复位逻辑
Sigasi 技术文章讲解同步数字电路中 Verilog/SystemVerilog 复位的写法，对比同步复位与异步复位的优缺点，并给出异步复位、同步复位及覆盖式同步复位的标准代码模板。文章强调同一进程内要么复位全部信号、要么全部不复位，否则综合可能引入锁存器、时钟使能或额外逻辑；Sigasi Visual HDL 可为时钟化 always 与 always_ff 进程生成代码模板。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：在 AI 生成 RTL 前筑起确定性防线
Sigasi 发文提出用 Sigasi Visual HDL 在 VS Code 中对 AI 生成的 RTL 做确定性校验，主张允许 AI 生成草稿但须通过这道“防线”才能合入。该工具在输入时执行语法与语义检查并提供 Quick Fix，规则库覆盖 VHDL 与 SystemVerilog/UVM，可约束团队规范与跨语言集成。企业版还提供 Sigasi CLI，用于把检查接入终端与 CI 流程。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL 推出六集短视频系列，演示 HDL 开发效率功能
Sigasi 推出六集短视频系列，演示 Sigasi Visual HDL 如何帮助 FPGA 和 ASIC 工程师提升效率。视频涵盖 VS Code 中语言服务器的快速导航、100 毫秒内反馈的实时 linting 与快速修复、自动生成框图与状态机等交互式图形视图、智能编辑器加速 RTL 编写、从源码注释提取的即时文档，以及 UVM linting 与拓扑视图调试。
Verilator／VeripoolAI 评分4242 Verilator 5.048 发布
Verilator 5.048 于 2026-04-26 发布，具体变更收录于发行版 Changes 文件并在页面中汇总。该版本延续 5.x 系列对 SystemVerilog 覆盖组、约束、DPI 与 VPI 等能力的支持与优化，并列出各变更的建议者与实现者。
ChipNexus 官方动态AI 评分1010 ChipNexus 发布 NEX v5.21：改进控制流与终端交互
ChipNexus 发布 NEX v5.21，重点改进终端日常使用体验：多行输入与键盘处理更顺畅，运行中操作的中断控制更可靠。该版本新增会话白名单等安全保护与可配置提示词大小上限，工具执行被拒时可请求补充上下文而非直接失败，并修复了数值版本比较问题。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.20.1 发布，修复 1.20.0 中的崩溃与覆盖率报告回归
NVC VHDL 编译器发布 1.20.1 小版本错误修复更新，解决 1.20.0 中发现的多个问题。该版本修复了常量参数匹配关系运算符求值时的崩溃（#1495），并修复了覆盖率报告生成中的若干回归（#1490、#1494），另解决多个次要缺陷（#1498、#1505、#1512、#1496）。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.7 发布
Edalize 0.6.7 发布，修复 xcelium 的 cocotb 支持，ghdl 新增 cocotb 支持并正确处理多个库，vcs 修复导致无条件重建的拼写错误并将参数限定到顶层，vivado 修复未运行 pnr 时的 bug，sim 仅在启用 cocotb 时运行 cocotb-config。
Axiomise 官方动态AI 评分2222 
Axiomise 谈形式验证的 11 个问题：亿门级设计与方法论
Axiomise 创始人 Ashish Darbari 在 DVCon USA 后整理形式验证的 11 个常见问题，称团队近期对含 3.38 亿触发器、11 亿门的深度时序设计一次性整体编译，未做 cut-point 或 boxing，借助 Axiomise proof accelerators 在数秒内发现缺陷。
Axiomise 官方动态AI 评分3838 
Axiomise 详解 ADEPT FV 形式验证流程：从设计到流片
Axiomise 提出 ADEPT FV 形式验证流程，以 Avoid、Detect、Erase、Prove 四阶段贯穿设计全程，目标是尽早发现缺陷、证明正确性并持续构建覆盖率，从而减少流片风险。
Axiomise 官方动态AI 评分3838 
Axiomise 基于智能追踪器抽象的串行数据包设计穷尽形式验证案例
Axiomise 的 Ashish Darbari 以案例形式展示了如何用形式验证穷尽验证串行数据包设计。这类设计因每个数据包状态依赖此前所有在途数据包的历史而难以验证，作者采用智能追踪器（smart tracker）抽象，结合不变量作为辅助属性与 assume-guarantee 流程，在保证不遗漏合法行为缺陷的同时改善证明收敛。
Axiomise 官方动态AI 评分2020 
Axiomise CEO 谈形式验证为何仍是小众：培训、方法论、流程与项目连续性四大缺口
Axiomise 创始人兼 CEO Ashish Darbari 撰文分析形式验证虽在业界屡获成功却仍未被每位设计与验证工程师日常使用，原因集中在缺乏良好培训、缺乏覆盖从轻量 app 到端到端深度形式验证的完整方法论、流程常因人言而非基于指标的经验分析摇摆，以及项目内缺乏连续性应用。
Axiomise 官方动态AI 评分3838 
Axiomise 总结成功部署形式验证的十条规则
Axiomise 的 Ashish Darbari 基于在 OneSpin Solutions 的 EDA 从业经历与 DVCon USA 讨论，提出成功部署形式验证的十条规则，强调形式验证成功靠方法论与纪律而非博士学位。
Axiomise 官方动态AI 评分2222 
Axiomise 谈“硅验证通过”为何不足以保障处理器安全
Axiomise 的 Ashish Darbari 撰文指出，Meltdown 与 Spectre 暴露的安全漏洞说明安全不只是软件问题，而是系统问题，需在设计前端就纳入架构考量。他认为动态仿真难以扩展、单纯仿真也不够，应引入形式化验证等手段；文中以他协助验证一款可定制 CPU 的经历为例，形式化测试平台发现了非特权访问特权内存区域等漏洞，部分源于设计疏漏或实现与规格不符。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.11.0 发布
Chisel v7.11.0 发布，core 新增 Wire 关联支持与运行时定义选项组的 DynamicGroup，并加入 LTL past 算子；svsim 支持可配置的 expect 失败值格式化。
IEEE TCADAI 评分4848 面向VLSI面积最小化的层约束瓶颈通道布线算法
针对层约束瓶颈通道布线（BCR）问题，提出首个基于曼哈顿布线模型线段重分配的布线算法，含层约束全局布线与层约束详细布线两阶段。在10个测试瓶颈通道上，相比Taniguchi两层算法与SCR组合，平均仅用54.7%的CPU时间，并进一步减少2.6%布线面积和1.7%过孔数；相比三层算法与SCR组合，平均仅用19.3%的CPU时间。
FOSSi Foundation精选AI 评分6060 
开源 EDA 通讯 El Correo Libre 第 96 期：LibreLane 3.0 发布
FOSSi Foundation 的 El Correo Libre 第 96 期汇总多项开源硬件与 EDA 进展，其中 LibreLane 发布 3.0 版本。
推荐理由：汇总开源 EDA 多项进展，LibreLane 3.0 的流程变化与新增 DFT 插件可供关注开源实现流程的人参考。
NVC VHDL编译器发行AI 评分4747 NVC VHDL 编译器 1.20.0 发布，大幅改进 Verilog 与混合语言支持
NVC VHDL 编译器发布 1.20.0，大幅改进 Verilog 与混合语言支持。新增 vhpi_ext_nvc.h 头文件定义专有 VHPI 扩展，并加入 vhpiRandomSeedP 属性返回仿真随机种子；混合语言仿真中的 Verilog 模块现以 vhpiVerilogModuleK 类出现在 VHPI 中，Verilog 预处理器支持带参数宏。
Qucs-S电路仿真发行AI 评分4242 Qucs-S 26.1.0 发布：新增射频电路综合工具与 RxCalc 接收机计算
Qucs-S 26.1.0 发布，新增射频电路综合工具，旧滤波器设计工具或于下一版本弃用，同时集成多级接收机计算工具 RxCalc。器件属性对话框支持从库中选择 BJT、JFET、MOSFET 和二极管，并新增 SPDT 开关与继电器、系统命令组件及快捷键管理器。此外修复了多 Qucs 方程块的 SPICE 网表生成、Xyce 环境变量展开和 SPICE AM 源等问题。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.64 发布：新增 Analog Devices FPGA 综合流程
Yosys 0.64 发布，新增 synth_analogdevices 综合流程以支持 Analog Devices FPGA，并为 Gowin FPGA 增加硬件锁存器支持。
YosysHQ 官方动态AI 评分1818 Tabby CAD Suite 20260409 版本发布
Tabby CAD Suite 四月版本已开放下载，新增对 AnalogDevices FPGA 的初步综合支持。该版本移除了 ABC/ABC9 pass 中少用的选项，原先用“abc -g AND -fast”将逻辑映射为 AND-Inverter Graph 的调用应改用“aigmap”，需检查并更新自定义脚本。