LibreLane ASIC 设计流程 3.0.8 发布
LibreLane ASIC 设计流程发布 3.0.8 版本，修复了在 Yosys ≥ 0.68 环境下误用 `abc -fast` 的问题。该修复由新贡献者 @tmarhguy 提交，是其首次贡献。
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LibreLane ASIC设计流程发行AI 评分1818
YosysHQ nextpnr 布局布线发行AI 评分1818 nextpnr 0.11.1 发布，修复 WASM 构建问题
YosysHQ 发布 nextpnr 0.11.1，这是针对 0.11 版本的补丁更新，修复了此前损坏的 WASM 构建。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool-1.155.0 发布
LLVM CIRCT 项目的 firtool 发布 1.155.0 版本，新增 AXI4 dialect 及 burst_kind 枚举与 burst_spec 属性，LTL 增加 weak 和 strong 序列操作。
CHIPS AllianceAI 评分2222 
DAC 2026 开源 EDA BoF 聚焦 AI 辅助与开源硬件生态
DAC 2026 第七届开源 EDA Birds-of-a-Feather 会议吸引超过 120 名参会者，讨论 AI、开源硬件与开源 EDA 的交叉。OpenROAD 介绍了组织与治理结构更新，CHIPS Alliance 汇报了开源硬件与 EDA 项目协作进展，会上还宣布 2nm nanosheet 研究 PDK 可用并更新 3D ODB。
FOSSi FoundationAI 评分2222 
FOSSi Foundation《El Correo Libre》第99期：ORConf 2026征稿将截止、KianV RISC-V芯片硅上启动Linux
FOSSi Foundation《El Correo Libre》第99期汇总开源硅生态动态：ORConf 2026征稿将于8月16日截止，会议9月11日至13日在比利时根特与FPL 2026同期举行。
芯华章AI 评分2222 IC Agent 会写会跑会改，工程师还怎么长本事？
芯华章转载文章讨论 IC Agent 演示读 spec、生成 RTL 与 testbench、读 log 给 patch 并整理报告后，工程师如何继续成长。作者认为 Agent 最危险之处在于提前替人处理掉失败、反馈与打回，而判断对错、风险、证据和边界的能力才是可迁移的护城河。
Agnisys 官方动态AI 评分4040 
Agnisys 推出 IDS-NoC：面向现代 SoC 的可配置 NoC IP 生成器
Agnisys 推出 IDS-NoC 可配置生成器，可按用户定义配置自动生成 NoC IP，支持拓扑、路由算法、仲裁策略及 initiator/target 数量等参数。生成的 NoC 采用 mesh 拓扑，通过 Network Interface 将 AXI4 事务打包为 72 位定宽 flit 传输，并按写地址/写数据、写响应、读地址、读数据划分四条虚拟通道以降低死锁风险。
奇捷科技AI 评分1818 
奇捷科技入选“科创中国”AI软件赛道TOP10
奇捷科技入选“科创中国”创新创业投资大会“AI软件”赛道TOP10榜单。本届大会共征集641个创新项目，经多轮评审后49个项目脱颖而出，奇捷科技凭借EDA领域技术积累从全国600余个硬核科技项目中入选。
YosysHQ nextpnr 布局布线发行AI 评分4848 YosysHQ nextpnr 0.11 "Gartnerwand" 布局布线发行
YosysHQ 发布开源布局布线工具 nextpnr 0.11，代号 "Gartnerwand"，并宣布此后所有版本均采用山峰命名。静态布局器在鲁棒性与 QoR 上改进并支持更多架构；堆布局器新增控制集感知合法化 API，目前用于加速 Xilinx 布局。
LibreLane ASIC设计流程发行AI 评分1212 LibreLane ASIC 设计流程 3.0.7 发布
LibreLane ASIC 设计流程发布 3.0.7，修复 SDC 文件中 TIME_DERATING_CONSTRAINT 可能出现的整数除法问题，并修正 macOS 上 Nix 安装的 curl 命令。该版本还修正了设计入门章节的拼写错误和新手指南中对不存在的“Figure 1”的错误引用，新增 @MrAbhi19 与 @maehne 两位贡献者。
Silicon Integration InitiativeAI 评分1212 Si2 欢迎 Normal Computing 的 Thomas Ahle 加入董事会
Si2 宣布 Normal Computing 机器学习负责人 Thomas Ahle 当选 2026-2027 年度董事会成员。Ahle 曾任 Meta 概率部门机器学习效率组技术负责人，并联合创办对话式 AI 初创公司 SupWiz，此前在 Palantir 参与企业 AI 平台 Palantir Foundry。
Silicon Integration InitiativeAI 评分1818 
Si2 公布 2026-2027 年度董事会选举结果
Si2 完成 2026-2027 年度董事会选举，2025-2026 届董事会 13 名成员连任，并新增一名董事。新当选董事为 Normal Computing 机器学习负责人 Thomas Ahle，其此前曾在 Meta 领导机器学习效率团队，并联合创办对话式 AI 初创公司 SupWiz。
Silicon Integration InitiativeAI 评分2020 IBM 的 Leon Stok 连任 Si2 董事会主席
IBM 电子设计自动化副总裁 Leon Stok 连任 Silicon Integration Initiative 2026-2027 年度董事会主席，他自 2007 年起担任 Si2 董事，此前已数次出任该职。
OSVVM 官方验证方法新闻AI 评分3838 
用 rv32 与 OSVVM 协同仿真联合调试 RISC-V 代码与逻辑
在 OSVVM 协同仿真环境中，rv32 RISC-V 指令集仿真器（ISS）内置的 gdbserver 代码可让 GDB 通过 TCP/IP socket 以远程目标方式连接，从而在逻辑仿真器之外同时调试 RISC-V 应用代码。
芯行纪AI 评分88 
芯行纪邀您相约IDAS 2026
芯行纪将出席9月1日至2日在上海张江举行的第四届设计自动化产业峰会（IDAS 2026），并携数字实现EDA领域的前沿实践成果与产业洞察参会。公司称其将机器学习与分布式计算技术应用于数字实现EDA自主研发与工程落地，届时将与产业伙伴围绕差异化产品竞争力、芯片设计智能提效与流程进化展开交流。
思尔芯AI 评分5858 
思尔芯发布 RCF RTL 自动分割工具，面向大规模 AI/HPC 芯片原型验证
思尔芯推出自研综合器与 RCF（RTL Compile Flow）工具，直接在 RTL 代码层面做全局时序驱动的自动分割，并让综合与布局布线并行处理，以缩短编译周期、保持设计结构和信号名称一致。
思尔芯AI 评分3838 
面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
思尔芯阐述面向超大规模SoC的硬件辅助验证（HAV）技术演进与左移策略：硬件仿真运行速度约1MHz、具备全波形追踪与断点调试能力，FPGA原型验证可达十至上百MHz，二者正从割裂走向统一平台。统一架构需应对自动化多FPGA分割、时钟域映射与混合协同验证（连接SystemC或QEMU）等挑战。左移流程分四阶段：RTL早期硬件仿真调试、早期软件开发与软硬件协同、合规性认证、硅前客户对接验证。
思尔芯AI 评分1212 
思尔芯携手南京大学共育新工科人才，校企协同打造暑期实战课堂
思尔芯作为合作企业出席南京大学集成电路学院暑期学校开学典礼暨暑期校企协同课程群启动仪式，总裁林铠鹏致辞。本次暑期学校开设11门校企协同课程，涵盖设计、封测、制造、光电及国际化合作五大方向，集中在2～4周内以“理论授课+实验实践交叉”模式完成。思尔芯在协同课程中加入AI辅助验证模块，引导学生探索“懂电路”与“擅用AI”结合的EDA新范式。
思尔芯AI 评分4242 
思尔芯以数字前端EDA全流程方案推动芯片设计左移与RISC-V生态落地
思尔芯以“聚力生态、左移周期、提前闭环”为核心战略，构建覆盖芯神匠架构设计、芯神驰软件仿真、芯神鼎硬件仿真、芯神瞳原型验证、芯神觉数字调试及EDA云平台的数字前端全流程方案。
Siemens Calibre 官方技术博客AI 评分5858 
Siemens 推出 Calibre Vision AI，将数十亿 DRC 违例归并为可处理信号
Siemens 在 Calibre 官方博客介绍 Calibre Vision AI，用于先进节点 DRC 调试，把数十亿条违例压缩为数百个可处理的 Signal。
YosysHQ Yosys 综合发行AI 评分3030 Yosys 0.68 发布
Yosys 0.68 发布，新增 symfpu 与 symfpu_convert 两个 pass。该版本移除了 abc pass 的 -fast 选项、flowmap pass 及 synth 和 synth_ice40 中的 -flowmap，并移除 read_aiger 的 -wideports 选项；同时修复 nexus 的 Radiant 网表兼容性。
YosysHQ 官方动态AI 评分1818 
YosysHQ 发布 Tabby CAD Suite 20260805 版本
YosysHQ 发布 Tabby CAD Suite 20260805 版本，该版本包含底层性能改进与缺陷修复。同月消息中，欧洲芯片开放设计环境（ODE4EC）正式启动，YosysHQ 为该计划参与方；其 CTO Claire 将在 FMCAD 2026 发表主题演讲。
奇捷科技AI 评分2020 
奇捷科技携 EasyAI ECO Suite 亮相 DAC 2026
奇捷科技在 DAC 2026 展示最新技术成果 EasyAI ECO Suite，将 AI 引擎融入 ECO 全流程，贯穿 SYN NETLIST ECO、DFT NETLIST ECO 与 PR NETLIST ECO 各阶段，以三大核心智能引擎针对补丁大小、运行速度与时序精度瓶颈。
CHIPS AllianceAI 评分3030 
CHIPS Alliance 开发者聚焦：Mehdi Saligane 谈 AI 时代重构芯片设计
CHIPS Alliance 开发者聚焦介绍 Mehdi Saligane 的研究：将 AI 辅助设计、开源 EDA、模拟与混合信号自动化、面向 AI 的软硬件协同设计及可信硬件结合，目标是让定制芯片更自动化、可复现、更易获取。
LibreLane ASIC设计流程发行AI 评分2020 LibreLane ASIC 设计流程 3.0.6 发布
LibreLane ASIC 设计流程发布 3.0.6 版本，本次更新以 CI 清理和改善贡献者体验为主，由 @donn 提交。原文未列出更多功能变更，完整改动见 changelog。
KLayoutAI 评分2020 
KLayout 0.30.10 发布 macOS DMG 安装包
KLayout 0.30.10 的 macOS DMG 安装包已发布，Python 版本迁移至 3.14（仅限 MacPorts 与 Homebrew），并为下一代 macOS 27 Golden Gate 做准备。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.22.1 发布，修复波形转储与覆盖率问题
NVC VHDL 编译器发布 1.22.1 小版本错误修复更新，波形转储现可输出多个顶层单元而非仅首个精化单元。该版本修复了 `--per-file` 报告中同一实体两个实例泛型值不同时的语句覆盖率错误（#1567），以及记录中非约束字段选中名使用 `vhpi_put_value` 导致的崩溃回归（#1624）。
Sigasi 官方动态AI 评分5858 Sigasi 演示四个智能体工作流：用 MCP 校验 AI 生成的 HDL
Sigasi 发布四个演示，展示 Claude Code、Cursor、Copilot 等编码智能体通过 MCP 和 Sigasi CLI 调用其确定性 HDL 分析，用于迭代生成 SDRAM 控制器、修复项目依赖、排查 UVM 测试平台问题和统一格式化 VHDL、Verilog、SystemVerilog 文件。
GDSFactory芯片版图设计自动化发行AI 评分2020 GDSFactory 芯片版图设计自动化 v9.47.0 发布
GDSFactory 芯片版图设计自动化发布 v9.47.0，重构 SPICE 模块，使 add_electric_pins 支持端口到引脚映射。该版本修复 route_single 未全程使用横截面的问题，并在 PDK 教程中新增添加新层的章节。其他改动包括测试无头版图差异输出、为电气引脚补充以修复 SPICE 导出中按名称逻辑连接的端口未被识别的问题，以及为旧版文档 URL 生成重定向。
OSVVM 官方验证方法新闻AI 评分3838 
如何调试 OSVVM 协同仿真程序
OSVVM 自 2023.01 版本起支持协同仿真，可将 C/C++ 代码编译为宿主机程序并与逻辑仿真通过 API 交互。文章介绍用 GDB 调试这类协同仿真代码：GHDL 直接调试其生成的可执行文件并加载 VUser.so 符号，NVC 则调试 nvc 可执行文件并从批处理日志复制命令行参数。建立 GDB 连接后可接入 Eclipse 等 IDE，实现软件与逻辑在同一验证环境中的双重调试。
ChipAgents 官方新闻室精选AI 评分6262 
ChipAgents 追加 6000 万美元 A2 轮，A 轮总额扩至 1.34 亿美元
ChipAgents 宣布追加 6000 万美元 A2 轮融资，使 A 轮总额扩大到 1.34 亿美元，距其首次 A 轮关闭仅六个月，新投资方 B Capital 加入，Bessemer、Micron、MediaTek、Ericsson 等现有投资方继续参与。
推荐理由：ChipAgents 在首轮 A 轮关闭六个月后追加 6000 万美元，原文给出 ARR 增长与部署公司数量，可用于观察智能体 AI 在芯片设计验证中的商业进展。
ChipNexus 官方动态精选AI 评分6565 ChipNexus 发布 NEX v5.55，新增自定义技能与 EDA 环境解析
ChipNexus 发布 NEX v5.55，新增自定义技能、近乎无限的会话和更强的 EDA 环境识别能力。自定义技能遵循开放的 Agent Skills 规范，以 SKILL.md 组织，可附带脚本与模板；会话通过把较早的对话压缩成模型撰写的摘要来延续，完整对话保存在无损归档中。
推荐理由：原文列出 NEX v5.55 的自定义技能、上下文压缩与 EDA 环境解析能力，可用于评估智能体接入现有工具链的条件。
KLayoutAI 评分2222 KLayout 0.30.10 版本发布
KLayout 发布 0.30.10 版本，修复缩放实例下深 DRC 失败、切换工艺时 PCell 实例化错误、Python 对象不支持弱引用等问题。该版本新增网格粗细切换快捷键，DRC 双层检查不再强制合并第一输入以加速运算，并改用多绘制线程渲染 image_with_options。
芯和半导体AI 评分2727 
芯和半导体与诺瓦星云宣布战略合作，AI+EDA赋能LED显控系统设计
芯和半导体与诺瓦星云在DAC 2026上发布战略合作声明，共同推进AI+EDA赋能LED显控系统设计。合作聚焦LED显控产品的板级AI设计与多物理场协同仿真，覆盖PCB设计、高速信号完整性仿真优化、电源完整性与电源分配网络设计、板级热仿真与散热设计。芯和以多物理场AI智能体提升板级设计仿真效率，诺瓦星云提供LED显控产品定义与工程经验，助力新一代控制器、接收卡等产品提升板级设计效率与可靠性。
芯和半导体精选AI 评分6060 
芯和半导体发布EDA2026，升级电热协同、光电联合仿真与AI多智能体
芯和半导体在DAC 2026现场发布EDA2026产品线新版本，围绕电热协同分析、光电联合仿真、AI多智能体三大能力升级。板级仿真平台Notus新增电热双向反馈建模，已在超聚变服务器单板电热协同设计中完成实测验证；ChannelExpert与Metis协同支持CPO封装仿真，在易卜半导体2.5D封装项目中验证，仿真规模较传统方法提升20倍、计算效率提升10倍。
推荐理由：原文列出电热协同、光电联合仿真与AI多智能体三项升级及客户项目验证条件，可用于比较系统级仿真的接入方式。
芯华章AI 评分3838 Agentic EDA 的验证命门：生成更多测试不如形成证据链
芯华章转载文章指出，验证类 Agent 虽能批量生成 testbench、assertion 和 coverage item，但验证材料变便宜不等于可信验证变便宜。
LLVM CIRCT电路中间表示发行AI 评分2222 CIRCT 电路中间表示工具 firtool 1.154.0 发布
CIRCT 项目发布 firtool 1.154.0，新增基于 SAT 的精确综合 pass，并为 Datapath 引入 Booth 编码的有符号乘法。ImportVerilog 与 MooreToCore 补充 $readmemb/$readmemh、实数系统函数、关联数组与采样值函数等支持，Arcilator 支持 sim.proc.print 流式输出。
芯和半导体AI 评分5252 
芯和半导体与联想在DAC 2026发布EDA Agent研发成果
芯和半导体在DAC 2026现场联合联想集团发布双方EDA Agent战略合作的最新研发成果，打通PCB研发从设计到仿真验证的全流程AI设计闭环。设计环节的AI建库、AI自动布局、AI Checklist三个模块与仿真环节的DDR及高速信号仿真、CCT AI通道检查、高速链路AI优化模块首尾衔接。
概伦电子AI 评分1010 
东南大学师生参访概伦电子，共话集成电路技术创新与校企人才培养
东南大学重点单位领航研习营师生近日参访概伦电子上海张江总部，双方围绕集成电路技术创新及校企人才培养展开交流。概伦电子介绍了其EDA+IP全链路赋能平台定位及核心产品线，并结合先进工艺演进解析DTCO方法学对芯片设计与制造链路的作用。活动还设校友经验分享与人事专项交流，涵盖研发能力框架、IC设计全流程及校招政策等内容。
Synopsys 官方新闻RSSAI 评分5858 
Synopsys 在 2026 DAC 展示智能体 AI 芯片设计合作
Synopsys 在 2026 DAC Chips to Systems 大会上展示面向芯片与系统设计的智能体 AI 与先进硅设计技术。