Real Intent 发布 Conquest MAI 微架构完整性签核工具
Real Intent 宣布推出 Conquest MAI，称其为业界首款微架构完整性签核工具，可在 RTL 设计过程中跨层级自动识别 FSM、FIFO、计数器、移位器和存储器等标准功能组件（SFC）并做局部完整性检查。
推荐理由：厂商自述的微架构完整性签核工具，用抽象检查替代布尔求解，可对照其速度与覆盖范围说法。
NEWS / 动态
资讯 · 全部
按时间浏览，使用右上角筛选切换领域。
Real Intent 官方动态精选AI 评分6060
Sigasi 官方动态AI 评分2020 Sigasi 用户调查揭示 RTL 质量、工作流现状与 AI 集成方向
Sigasi 在成立 18 年之际对数百名用户开展调查，结果显示近 60% 用户每天使用 Sigasi，超 80% 用于 FPGA 设计、超 50% 用于 ASIC/SoC 或 IP 设计。
Sigasi 官方动态AI 评分1515 Sigasi 将参展 GOMACTech 2026，展示 Sigasi Visual HDL 2026.1
Sigasi 宣布将参加 3 月 9–12 日在路易斯安那州新奥尔良 Ernest N. Morial 会议中心举行的 GOMACTech 2026，并在 205 号展位与参会者交流。
NVIDIA 官方动态AI 评分2222 NVIDIA 携手 Cadence、Siemens、Synopsys 与印度最大制造商推进 AI 工业化
NVIDIA 与 Cadence、Siemens、Synopsys 等工业软件厂商合作，支持印度最大制造商用 CUDA-X 和 Omniverse 加速的软件推进 AI 工业化。
ChipAgents 官方新闻室精选AI 评分6262 
ChipAgents 完成 5000 万美元 A1 轮融资，累计融资 7400 万美元
ChipAgents 宣布完成 5000 万美元超额认购的 A1 轮融资，累计融资达 7400 万美元，由台积电投资的 Matter Venture Partners 领投，Bessemer、Micron、MediaTek 和 Ericsson 等现有投资方参投。
推荐理由：融资公告同时披露了客户规模、ARR 增速与验证环节的自测性能数字，可用于观察智能体平台在芯片设计中的商业进展。
CHIPS Alliance Chisel 发行AI 评分2525 Chisel v7.9.0 发布
Chisel v7.9.0 发布，为 ExtModule 增加 requirements 参数，并在 svsim 中加入 Verilator 覆盖率设置与报告。
UCIe ConsortiumAI 评分2222 
UCIe 联盟在 Chiplet Summit 2026 上推广开放 Chiplet 生态
UCIe 联盟将参加 2 月 17-19 日在圣克拉拉会议中心举办的 Chiplet Summit，并扩大参与规模，赞助多场活动。联盟主席 Debendra Das Sharma 将发表主题演讲，介绍 UCIe 3.0 规范及裸片间互连标准的采用收益；Intel 与 Cadence 成员将分享互操作性案例。
OpenROAD／OpenROAD Initiative精选AI 评分7272 
OpenROAD 回顾 2025：强化时序收敛、3DIC 与 LLM 设计研究基础
OpenROAD 官方回顾 2025 年进展，称其已由 OpenROAD Initiative（ORI）治理，该机构随 NSF POSE 第二阶段资助于 2025 年 9 月启动，由 UCSD 主导、Precision Innovations 牵头产业维护者。
推荐理由：OpenROAD 官方复盘 2025 年在时序收敛、3DIC 数据模型与 LLM 闭环后端上的进展，可了解开源 EDA 当前能力边界。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.1 发布
NVC VHDL 编译器发布 1.19.1 小版本错误修复更新。
OpenROAD／OpenROAD InitiativeAI 评分4040 
Ascenium 借助 OpenROAD 进行设计空间探索的策略优势
Ascenium 将设计空间探索（DSE）作为通用处理器架构决策的前置验证机制，在 Precision Innovations 支持下用 OpenROAD 提前暴露架构权衡，避免架构过拟合。
CHIPS AllianceAI 评分3535 CHIPS Alliance 公布 2026 年愿景与优先级
CHIPS Alliance 公布 2026 年愿景，从孵化期转向成熟社区驱动生态，聚焦可持续性、技术严谨性与可信 IP。组织将取消总经理职位，Rob Mains 于 Q1 退休，Matt Cockrell 任 2026 年理事会主席，会员费上调 25%。
OpenROAD／OpenROAD InitiativeAI 评分5050 
OpenROAD 在 TinyTapeout 中的芯片设计快速实践教育
TinyTapeout 在 2025 年向 3 家代工厂提交了 12 颗芯片，3 名兼职工程师在无 NDA、预算不足 10 万欧元的情况下完成。借助 OpenROAD 等开源工具，每次提交都会自动重建并验证整颗芯片，包括 LVS、DRC 和形式验证，最终 GDS 可直接用于制造。团队称这把资金约束转化为工程迭代，临近流片截止仍可并行运行数十个构建与测试任务。
YosysHQ Yosys 综合发行AI 评分3636 Yosys 0.62 发布：新增 opt_balance_tree 等命令与选项
Yosys 0.62 发布，新增实验性 opt_balance_tree 命令，可将级联单元转换为树状结构以改善时序。verific 增加 -sv2017 标志支持 SystemVerilog 2017，并支持从文件列表读取 VHDL。
YosysHQ 官方动态AI 评分2222 
YosysHQ 发布 Tabby CAD Suite 20260204 版本
YosysHQ 发布 Tabby CAD Suite 二月版本，新增显式 verific -sv2017 选项，此前 SystemVerilog 2017 只能通过始终指向最新标准的 -sv 选项调用。
CHIPS Alliance Chisel 发行AI 评分3636 Chisel v7.8.0 发布
Chisel v7.8.0 发布，新增 noModulePrefix、SimulationTestHarnessInterface 与 SimulationTestHarness、FlattenInstanceAllowDedup，并加入 ChiselSim.simulateTest 和 SimulationTestStimulus。
Chipmind 官方动态AI 评分5858 Chipmind 智能体 John 用 20 分钟将 SHA 核集成进 SoC
Chipmind 称其芯片设计智能体 John 在 20 分钟内把 SHA 加密核集成进一颗 SoC，改动 15 个文件且 CI 测试通过，全程无人工交互。John 在既有设计环境中调用 EDA 工具，完成 OBI 到 AXI 桥接、扩展 RTL 测试平台与固件测试并跑通仿真，最终由人类工程师评审通过。
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.19.0 发布
NVC VHDL 编译器发布 1.19.0 版本，新增 PSL `next_e`、`next_e!` 运算符与 `nondet` 内置函数支持，并加入 `-Werror` 分析选项将警告升级为错误。
每日经济新闻AI 评分1818 信达证券给予学大教育“买入”评级：投资EDA公司启芯领航，有望享受国产替代红利及产业协同
信达证券1月27日发布研报，给予学大教育“买入”评级，理由包括其投资的江阴启芯领航仍处培育发展阶段、有望享受EDA行业国产替代红利，以及双方可在EDA领域职业教育形成协同。研报同时提示教育行业政策、扩张不及预期、中职招生难度提升及宏观经济影响等风险，并指出若启芯领航发展未达预期，公司投资可能面临本金损失。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.4 发布：新增 apicula、trellis 流程与 xcelium 等工具支持
Edalize 0.6.4 新增 apicula、trellis 两个流程，以及 gowinpack、openfpgaloader、ecppack、xcelium 四个工具支持。
Sigasi 官方动态AI 评分1212 Sigasi 成立 18 周年，回顾 Visual HDL 产品
Sigasi 迎来成立 18 周年，公司由 Hendrik Eeckhaut 与 Philippe Faes 创立，使命是让芯片设计更简单、更快速。去年公司推出了其史上最畅销产品 Sigasi Visual HDL。Sigasi 同时向用户征集对公司、产品与团队的意见反馈。
Chipmind 官方动态AI 评分1818 
Chipmind CEO Harald Kröll 在达沃斯 AI House 谈基于 AI 的芯片设计
Chipmind CEO Harald Kröll 在达沃斯 AI House 参加“GenAI is More Than LLMs”专题讨论，介绍 AI 芯片设计如何跨越通用大模型与开发流程之间的“空白地带”。他指出，通用模型能力虽广，但半导体行业的真正加速来自将 AI 原生融入复杂的 EDA 与开发环境，构建面向硬件工作流的设计感知系统。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：用上游 RTL 质量门禁减少验证与调试负担
Sigasi 提出用 Visual HDL 在编码、复用 IP 和集成 AI 生成代码阶段拦截缺陷，其核心诊断具备确定性和可复现性，可在编辑器与 CI 中一致运行。
Blue Pearl Solutions 官方动态AI 评分3838 
为速度而编码：Blue Pearl Visual Verification Suite 如何帮我写出性能更好的 RTL
Adam Taylor 以 AMD Artix-7（xc7a200t-2）上的 FIR 滤波器为例，将 Blue Pearl Visual Verification Suite（VVS）放入迭代流程，用其 COMB 分析定位直接型累加造成的组合逻辑过深问题。
Tom’s HardwareAI 评分5858 
格芯达成协议收购新思ARC与RISC-V处理器IP业务
格芯本周宣布已达成最终协议，收购新思的处理器IP解决方案业务，获得ARC-V（RISC-V）、经典ARC CPU核、DSP、NPU IP以及ARC MetaWare开发工具包和ASIP Designer、ASIP Programmer工具链。
CHIPS AllianceAI 评分3333 CHIPS Alliance 2025 回顾：开源芯片的突破之年与未来路线
CHIPS Alliance 回顾 2025 年进展：Caliptra 2.1 RTL 发布并推进后量子就绪，Caliptra 补充基金支持联合投资，OpenPRoT 安全固件项目宣布启动。
奇捷科技AI 评分2525 
奇捷科技EasyAI ECO Suite将于1月29日发布，首发三大智能引擎
奇捷科技将于1月29日发布集成AI引擎的智能ECO解决方案包EasyAI ECO Suite，首发AUTO PARTITION智能分区、(I-)LEARNING智能学习与SMART CACHING智能缓存三大引擎。三大引擎已与多家行业领先芯片设计公司完成技术交流与测试验证，发布会将介绍技术细节并展示实测数据对比与现场Demo。
Aldec 官方动态AI 评分3636 Aldec ALINT-PRO 2025.12 新增混合语言设计规则
Aldec 发布 ALINT-PRO 2025.12，在 Premium 规则库中新增一组混合语言设计规则，针对 VHDL 与 Verilog/SystemVerilog 在同一项目中的模块/实体例化与参数传递。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
Real Intent 官方动态AI 评分4747 
Rivos 基于 Real Intent Meridian RDC 的 AI LLM 芯片复位域交叉方法
Rivos 在 AI LLM 与数据分析数据中心芯片的 RTL 签核流程中采用 Real Intent Meridian RDC 做复位域交叉（RDC）签核，在 IP 与芯片两级运行其层次化流程。初始设置约需数小时，借助已有的 Meridian CDC 设置与自动生成输入文件，完整验证并清理设置约需一周；设计、架构与固件团队共同评审复位场景、违例与约束，最终签核允许部分 waiver。
YosysHQ 官方动态AI 评分1818 Tabby CAD Suite 20260113 版本发布
Tabby CAD Suite 的 1 月版本已开放下载，本次更新修复了 SBY 中的一个缺陷：当设计中有多个属性在精化阶段即可静态判定为真值相同，可能导致属性消失。YosysHQ 同时宣布下一场 Yosys 用户组会议将以问答形式于 2 月 12 日 18:00 CET 举行，议题涵盖形式验证、综合、插件与内部机制、贡献方式及路线图。
FOSSi FoundationAI 评分2222 
FOSSi Foundation 公布 Down Underflow 与 Latch-Up 2026 开放硅生态会议计划
FOSSi Foundation 正在筹备两场开源硅生态会议：首届澳大利亚会议 Down Underflow 定于2月28日至3月1日在悉尼举行，Latch-Up 2026 则于5月1日至3日在加拿大滑铁卢大学举办，均为免费注册参加。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.7.0 发布
Chisel v7.7.0 发布，新增暴露 FIRRTL memory 读写延迟参数的功能。该版本修复了 ChiselStage$ 中 DedupGroup Phase 的使用问题，并针对 Windows 下验证目录路径问题及 firtool 1.138.0 添加了 workaround。
Real Intent 官方动态AI 评分88 Rivos 采用 Real Intent Meridian RDC 的案例研究 PDF 下载
Real Intent 发布 Rivos 使用 Meridian RDC 的案例研究 PDF，需注册登录后下载。页面未披露该案例的具体设计规模、工艺节点或检查结果。
FOSSi FoundationAI 评分1818 FOSSi Foundation 首届 Down Underflow 2026 在悉尼举办，公布首批演讲嘉宾与场地
FOSSi Foundation 首届澳洲开源硅会议 Down Underflow 2026 将于 2 月 28 日在悉尼举行，免费参加但需注册。首批演讲涵盖 wafer.space 开源流片、OpenROAD 的 RTL 到 GDS 教学、基于 Slang 的 Verilog 工具、Cocotb 更新及初创公司使用开源硅工具与 IP 的经验。
FOSSi FoundationAI 评分1515 FOSSi Foundation 宣布 Latch-Up 2026 将于 5 月在加拿大滑铁卢大学举办
FOSSi Foundation 宣布开源硅会议 Latch-Up 2026 将于 5 月 1-3 日周末在加拿大安大略省滑铁卢大学举行，这是该会议首次落地美国以外。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 宣布通过 SOC 2 Type II 合规认证
ChipAgents 宣布已通过 SOC 2 Type II 合规认证，称这是其在企业级安全与运营规范上的重要里程碑。公司表示该认证体现其内部管控与治理能力，可满足对安全要求严格的大型半导体企业；其 Renoir 模型支持气隙、本地部署，客户设计数据隔离且不用于训练其他客户模型。
Verilator／VeripoolAI 评分5252 Verilator 5.054 发布，拆分分支覆盖率选项并扩展约束与 SVA 支持
Verilator 5.054 发布，将 `--coverage-branch` 从 `--coverage-line` 中拆出，此前使用 `--coverage-line` 的用户可能需要补加该选项。
Silimate 官方动态AI 评分3030 
Silimate 2025 年终回顾：Preqorsor v1.0 与 SMDB 进展
Silimate 回顾 2025 年实现超 20 倍 ARR 增长、覆盖 10 多家客户并实现盈利，团队从 3 人扩至 6 人。首款产品 Preqorsor 迭代至稳定 v1.0，提供快速 PPA 预测与优化，v2.0 将加入 RTL 级动态功耗预测与优化，底层技术已获专利。第二款产品 SMDB 为面向芯片设计师的 AI 调试与根因分析工具，已帮助解决多个真实缺陷。
奇捷科技AI 评分1212 
奇捷科技入选德勤“2025中国明日之星”榜单
奇捷科技入选德勤中国“2025中国明日之星”榜单，颁奖典礼于12月16日在江苏无锡举行。该榜单评选中国市场内创新能力突出、成长潜力显著、商业表现卓越的企业，奇捷科技称其产品和服务已在众多芯片设计企业得到应用和认可。
奇捷科技AI 评分2222 
EDA资深专家金峻出任奇捷科技应用工程总监
形式验证与功能性ECO领域资深专家金峻于2025年12月8日加入奇捷科技，担任应用工程总监，负责客户支持与深度解决方案设计。金峻拥有超过二十年经验，曾在Cadence担任产品工程师及AE架构师，负责LEC、Low Power及ECO等解决方案落地。奇捷科技称其专长将推动ECO产品价值落地与服务升级。