EDAA 2026 成就奖授予 Krishnendu Chakrabarty
EDAA 将 2026 年成就奖授予亚利桑那州立大学 Fulton 微电子学教授 Krishnendu Chakrabarty，以表彰其对复杂集成电路与系统 EDA 及测试方法的贡献。
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DATE 设计自动化与测试大会AI 评分4040 芯和半导体AI 评分2828 
村田制作所总裁中岛规巨到访芯和半导体，共推“芯片到系统”系统级EDA生态
村田制作所总裁中岛规巨率团访问芯和半导体上海总部，双方就深化战略合作、推动系统级协同优化达成共识。村田此前已为全球高性能芯片客户提供基于芯和Hermes仿真平台的加密模型，此次合作将围绕“EDA+器件”联合解决方案、高精度模型协同、关键客户拓展与全球生态品牌共建四个维度展开，面向AI服务器、光模块及先进封装提供系统级SI/PI/EMI解决方案。
Qucs-S电路仿真发行AI 评分4242 Qucs-S 26.1.0 发布：新增射频电路综合工具与 RxCalc 接收机计算
Qucs-S 26.1.0 发布，新增射频电路综合工具，旧滤波器设计工具或于下一版本弃用，同时集成多级接收机计算工具 RxCalc。器件属性对话框支持从库中选择 BJT、JFET、MOSFET 和二极管，并新增 SPDT 开关与继电器、系统命令组件及快捷键管理器。此外修复了多 Qucs 方程块的 SPICE 网表生成、Xyce 环境变量展开和 SPICE AM 源等问题。
YosysHQ Yosys 综合发行AI 评分2222 Yosys 0.64 发布：新增 Analog Devices FPGA 综合流程
Yosys 0.64 发布，新增 synth_analogdevices 综合流程以支持 Analog Devices FPGA，并为 Gowin FPGA 增加硬件锁存器支持。
YosysHQ 官方动态AI 评分1818 
Tabby CAD Suite 20260409 版本发布
Tabby CAD Suite 四月版本已开放下载，新增对 AnalogDevices FPGA 的初步综合支持。该版本移除了 ABC/ABC9 pass 中少用的选项，原先用“abc -g AND -fast”将逻辑映射为 AND-Inverter Graph 的调用应改用“aigmap”，需检查并更新自定义脚本。
Sigasi 官方动态AI 评分2222 Sigasi 谈 RTL 开发中的 AI：以确定性语义校验保持工程师控制权
Sigasi 发文阐述 AI 在 RTL 开发中的定位：AI 助手与智能体可快速生成 HDL、重构模块、提出修复建议，但生成代码仍需在完整项目上下文中评审与验证。
思尔芯AI 评分1818 思尔芯将参展Andes RISC-V CON 2026全球四城巡回，演示S8-100原型验证系统
思尔芯将以主题演讲加现场展台Demo形式参与Andes RISC-V CON 2026全球巡回，现场演示Andes最新处理器在其新一代原型验证系统S8-100上的运行效果。大会于4月15日至5月14日依次在新竹、圣何塞、北京、上海举行，聚焦AI、车用电子、数据中心及IoT等议题。思尔芯副总裁陈英仁将在北京站和上海站分享与Andes在RISC-V生态共建中的实战经验。
EDNAI 评分3636 
用AI解决EDA的哪个问题才真正值得？
文章指出Cadence、Synopsys、Siemens EDA三大EDA厂商正把增量启发式包装成“平台AI”，智能体初创公司则主打缓解旧工具使用痛点的copilot，三星、英伟达等芯片设计巨头在自建内部AI栈，而高校与OpenAI、DeepMind等基础模型实验室基本游离于工业实践之外。
芯和半导体AI 评分2222 
芯和半导体获中国IC成就奖年度技术突破EDA公司奖，推动DTCO向STCO范式转移
芯和半导体在2026年中国IC设计成就奖评选中获“年度技术突破EDA公司”奖，奖项肯定其在推动后摩尔时代系统级集成设计工具演进中的技术突破。其全栈集成系统EDA平台以STCO系统技术协同优化为核心理念，集成自主研发的SI/PI、电磁、电热、应力等多物理场耦合引擎，覆盖芯片、Chiplet先进封装、PCB板级到整机系统的全链路分析。
UCIe ConsortiumAI 评分3535 
UCIe联盟成员专访：GUC谈UCIe规范贡献与路线图
GUC（Global Unichip）作为UCIe联盟Contributor成员，参与多个UCIe工作组并基于其2.5D/3D封装经验提供反馈，还曾与一家欧洲主要汽车厂商合作提出面向汽车的特性建议。
CHIPS AllianceAI 评分5858 
CHIPS Alliance 启动 SV Tools Project，整合 SystemVerilog/UVM 开源工具链
CHIPS Alliance 宣布启动 SV Tools Project，将 sv-tests、Verible、Synlig 和 RISCV-DV 四项开源 SystemVerilog/UVM 工具整合到同一项目下，以提升项目维护者与用户的可视性和支持。
CHIPS AllianceAI 评分2222 
CHIPS Alliance 将参加 2026 OCP EMEA 峰会，Antmicro 展示 Guineveer RISC-V 参考设计
CHIPS Alliance 将于 4 月 29 日至 30 日在巴塞罗那参加 OCP EMEA 2026 峰会，展位 B54 与 SONiC Foundation、OPI 同台，Google 和 Antmicro 代表将讨论开源硅开发。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.10.0 发布
Chisel v7.10.0 发布，新增 bool 的 asReset 转换、ChiselSim 的 Instance Choice 支持、svsim 的 -debug_access 控制，以及域子字段访问、字符串拼接和域实例化操作。
IC Manage 官方动态AI 评分5252 
IC Manage 将 GDP-XL 升级为 GDP-AI，加入生成式与智能体 AI 能力
IC Manage 宣布把设计数据与 IP 管理系统 GDP-XL 升级为 GDP-AI，现有客户无需数据迁移或系统停机即可获得生成式与智能体 AI 能力。公告列出四项功能：自然语言界面用于查询设计数据、AI 生成含 GDP 命令的工作流脚本、通过 Model Context Protocol 以只读工具实时访问结构化数据、基于 RAG 的文档语义检索。
芯和半导体AI 评分2222 
芯和半导体发布AI时代品牌升级，定位“系统设计领航员”
芯和半导体在SEMICON China期间宣布品牌升级，将公司定位从EDA工具软件公司调整为“AI时代的系统设计领航员”，以系统级集成（STCO）重构芯片到系统的智能设计。公司称将依托多物理场耦合仿真引擎，把设计边界从单芯片扩展至先进封装、异构集成、高带宽存储、超高速互连与AI数据中心架构等完整系统，并围绕Chiplet产业链从工具供应商转向生态构建者。
FOSSi FoundationAI 评分2222 
Latch-Up 2026 首批演讲者公布：开源 ASIC、FPGA 与光子 EDA 等议题
FOSSi Foundation 公布 Latch-Up 2026 首批演讲者，会议将于 5 月 1-3 日在加拿大滑铁卢举行，议题涵盖开源 ASIC 流片、FPGA、开源硅教育等。
FOSSi FoundationAI 评分1212 FOSSi Foundation 公布 Latch-Up 首批演讲阵容
FOSSi Foundation 公布今年 5 月 1-3 日在加拿大滑铁卢举行的 Latch-Up 会议首批演讲者，议题涵盖开源 ASIC 流片、FPGA 与自由开源硅教育等。完整演讲约十分钟，投稿截止日期已延长至 2026 年 4 月 5 日，注册仍在开放中。
CHIPS Alliance精选AI 评分6262 
用 Topwrap 与 Guineveer 设计模块化可复用 RISC-V SoC
CHIPS Alliance 介绍如何用数字设计聚合框架 Topwrap 搭配 RISC-V 参考 SoC Guineveer，组装、扩展并测试自定义 SoC。
推荐理由：原文以 Guineveer 参考 SoC 为例，展示用 Topwrap 的 YAML 描述增删 IP 并接入 Renode、Verilator 与 FPGA 测试的流程。
CircuitSutra Technologies 官方动态AI 评分1818 CircuitSutra 登上 SiliconIndia 封面，因高层抽象左移方法学领导力获认可
CircuitSutra Technologies 登上 SiliconIndia 封面，获认可在高层抽象左移方法学上的领导地位。该公司自 2005 年起专注改变半导体芯片与电子系统设计方式，早期即押注当时仍在成长的 SystemC 技术。文章指出，随着设计系统逐年复杂，设计抽象层高于 RTL 已从细分选择变为必要，ESL 等方法学正走到前台。
YosysHQ nextpnr 布局布线发行精选AI 评分6262 开源布局布线工具 nextpnr 发布 0.10 版本
开源布局布线工具 nextpnr 发布 0.10 版本，新增 archapi 的 resources API，用于表示互斥的布线资源。gowin 架构新增 GW5AST-138C 与 GW5 DSP 支持，并支持 router2 以加快布线，布局布线性能明显提升；gatemate 增加布局规划支持，xilinx 新增 Kintex-7 初步支持。
推荐理由：开源布局布线工具 nextpnr 0.10 的更新清单，可用于比较各 FPGA 架构在布线资源与布局性能上的支持差异。
CircuitSutra Technologies 官方动态AI 评分2828 CircuitSutra 启动 SimplexMicro RISC-V CPU 性能模型开发
CircuitSutra 启动 SimplexMicro RISC-V CPU 的性能模型开发，该项目由双方联合推进，最终目标是将性能模型与 RTL 的相关性控制在 5% 以内。
CircuitSutra Technologies 官方动态AI 评分2525 CircuitSutra 启动 SimplexMicro RISC-V CPU 性能模型开发
CircuitSutra 已启动 SimplexMicro RISC-V CPU 的性能模型开发，该项目由双方联合推进，最终目标是将性能模型与 RTL 的相关性控制在 5% 以内。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.19.3 发布
NVC VHDL 编译器发布 1.19.3 小版本错误修复更新，修正了索引名称的 VHPI 值变化回调（#1428），新增对 VHPI 中物理单位声明迭代的支持（#1437），并修正 `time` 与 `time_vector` 类型的 VHPI 返回格式（#1441）。
UCIe ConsortiumAI 评分5555 
Chiplet Summit 2026：UCIe 3.0 获互操作奖项，Intel 与 Cadence 演示跨厂商互操作
UCIe Consortium 在 Chiplet Summit 2026 上宣布，UCIe 3.0 规范获得大会连接与互操作性最佳展示奖，该规范将数据率提升至 48 GT/s 和 64 GT/s，并增强功耗优化与可管理性。
OSVVM 官方验证方法新闻精选AI 评分6060 OSVVM 2026.01 发布，新增 PCIe 协同仿真验证组件
OSVVM 2026.01 发布，新增基于协同仿真的 PCIe 验证组件，由 Simon Southwell 实现，验证组件改在软件侧实现，OSVVM 测试序列器通过 MIT 事务接口与之交互。
推荐理由：OSVVM 2026.01 新增 PCIe 协同仿真验证组件，并说明 VHDL-2019 接口与构建错误处理的变化，可用于评估现有验证环境的升级成本。
YosysHQ Yosys 综合发行AI 评分3333 Yosys 0.63 发布
Yosys 0.63 发布，为 Gowin GW1N 和 GW2A 增加 DSP 推断，并为 Xilinx 架构的 preadder 增加减法支持。新增以命令方式运行 SAT 求解器的基础设施，以及 equiv_induct、equiv_simple 的 -ignore-unknown-cells 选项和 memory_libmap 的 -force-params 选项。
Sigasi 官方动态AI 评分1515 Sigasi 将在 BCDC 芯片设计研讨会演讲：AI 辅助 HDL 的实践与风险控制
Sigasi 将参加 3 月 25 日在德国埃尔朗根 Fraunhofer IIS 举办的 BCDC 第四届芯片开发会议，主题为“芯片设计中的 AI”。
YosysHQ 官方动态AI 评分1818 Tabby CAD Suite 20260304 版本发布
YosysHQ 发布 Tabby CAD Suite 三月版本 20260304，可下载，主要包含底层性能改进与缺陷修复。此外，CSO Matt Venn 将于 4 月 22 日出席 DATE 的一场专题讨论。
ACM SIGDAAI 评分1313 ACM/SIGDA 2026年度奖项提名开放
ACM/SIGDA 已开放2026年度奖项提名，涵盖三个奖项：电子设计自动化杰出博士论文奖（OPDA）与杰出新教师奖（ONFA）截止4月30日，先锋成就奖截止4月10日。OPDA表彰对EDA理论或实践有实质贡献的博士论文，先锋成就奖授予在EDA领域有终身杰出贡献和持续影响的个人，ONFA面向展现突出潜力的青年教师在EDA研究与教育方面的表现。
Fraunhofer IIS／EASAI 评分3838 弗劳恩霍夫 IAF 与 IIS 在海尔布隆设立 Chip AI 研究中心
弗劳恩霍夫 IAF 与 IIS 将于 2026 年在海尔布隆建立 Chip AI 研究与创新中心，专注为 AI 及借助 AI 开发创新芯片设计。IAF 侧重用 AI 自动化 CMOS 电路设计步骤，并研究 IP 保护与安全关键应用的设计验证认证；IIS 则开发面向边缘 AI 的模拟与混合信号 CMOS 神经形态处理器及配套训练工具链，聚焦脉冲神经网络。
Sigasi Visual HDL发行说明 官方动态AI 评分4040 Sigasi Visual HDL 2026.1 发布：新增产品手册与 Verilog 高亮改进
Sigasi 发布 Visual HDL 2026.1，重点改进用户体验与第三方工具集成。新版产品手册导航更完整并新增“Getting Started”章节，Verilog/SystemVerilog 代码高亮覆盖更多构造与边界情况，SystemVerilog 方法支持在跳转定义、重命名和查找引用上更精确。
Sigasi 官方动态AI 评分3838 Sigasi Visual HDL 2026.1 发布
Sigasi 发布 Visual HDL 2026.1，提升混合 VHDL/SystemVerilog 设计的语言理解、导航精度、lint 覆盖与项目集成能力。该版本以确定性、可复现的诊断对 AI 生成 RTL 做完整语义项目模型校验，检查类型、层次、作用域与依赖，帮助工程师更早发现问题。
Accellera Systems Initiative精选AI 评分7373 Accellera 发布 CDC/RDC 标准 1.0，多家 EDA 与芯片厂商表态支持
Accellera 发布《Standard for IP Abstraction for Clock and Reset Domain Crossing Integration》LRM 1.0，多家厂商发表声明祝贺。
推荐理由：多家 EDA 与芯片厂商就 CDC/RDC 标准 1.0 表态，可看出该标准在 IP 抽象与跨工具验证上的协作范围。
Accellera Systems Initiative精选AI 评分7070 Accellera 批准时钟与复位域交叉（CDC/RDC）标准 1.0 发布
Accellera 董事会批准《IP 抽象时钟与复位域交叉集成标准 1.0》并开放下载，该标准定义厂商中立的 CDC/RDC 意图描述方式，使 IP 提供方与 SoC 集成方能在不同 EDA 工具间交换分析结果并完成签核。
推荐理由：该标准针对不同工具间 CDC/RDC 分析结果无法复用的问题，定义了厂商中立的意图交换方式，可用于评估 IP 到 SoC 集成流程的接入条件。
Icarus VerilogAI 评分2222 Icarus Verilog 稳定版 13.0 发布
Icarus Verilog 发布稳定版 13 分支的首个版本 13.0，发布说明与构建方法见文档。官方计划构建 Windows 二进制文件，但因未签名，Windows 可能对其存在兼容问题。
Verilator／VeripoolAI 评分4040 Verilator 5.046 发布
Verilator 5.046 于 2026-02-28 发布，具体变更收录于发行版 Changes 文件并在页面中汇总。该版本属于 Verilator 修订历史与变更日志的一部分，页面同时列出后续 5.054 版本（2026-11-01）的更新内容。
芯和半导体精选AI 评分6060 
芯和半导体在DesignCon 2026发布多智能体平台XAI与低频电磁仿真平台Janus
芯和半导体在DesignCon 2026发布多智能体平台XAI与低频电磁仿真平台Janus，并升级“从芯片到系统”全栈EDA方案。XAI集成四大智能体，覆盖系统知识库自然语言交互、电路仿真AI参数优化、AI预测与传统热仿真协同建模、PDK及IP的AI参数化建模。
推荐理由：芯和一次发布多智能体平台XAI与低频电磁仿真平台Janus，并列出全栈工具升级项，可用于对照其系统级EDA布局。
OpenROAD／OpenROAD InitiativeAI 评分5757 
OpenROAD 与 bazel-orfs 支持数百万实例规模综合
OpenROAD 团队称 Ascenium AS 使用 OpenROAD 项目和 bazel-orfs，在数百万实例规模下数分钟内完成综合。原文未给出具体实例数量、工艺节点、硬件配置与基线对比。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.19.2 发布
NVC VHDL 编译器发布 1.19.2 小版本错误修复更新，修复了使用 `--dump-arrays` 转储波形时设计含空记录数组导致的崩溃（#1420），以及使用 `--preserve-case` 分析后通过 `-g` 在命令行设置泛型时的报错（#1421）。
FOSSi FoundationAI 评分3030 
FOSSi Foundation 通讯 El Correo Libre 第 94 期
FOSSi Foundation 的 Matt Venn 因创办 Zero to ASIC Course 和 Tiny Tapeout 项目，获欧洲开源奖技能与教育特别表彰。