Chipmind 智能体 John 用 20 分钟将 SHA 核集成进 SoC
Chipmind 称其芯片设计智能体 John 在 20 分钟内把 SHA 加密核集成进一颗 SoC，改动 15 个文件且 CI 测试通过，全程无人工交互。John 在既有设计环境中调用 EDA 工具，完成 OBI 到 AXI 桥接、扩展 RTL 测试平台与固件测试并跑通仿真，最终由人类工程师评审通过。
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Chipmind 官方动态AI 评分5858
NVC VHDL编译器发行AI 评分4242 NVC VHDL 编译器 1.19.0 发布
NVC VHDL 编译器发布 1.19.0 版本，新增 PSL `next_e`、`next_e!` 运算符与 `nondet` 内置函数支持，并加入 `-Werror` 分析选项将警告升级为错误。
每日经济新闻AI 评分1818 信达证券给予学大教育“买入”评级：投资EDA公司启芯领航，有望享受国产替代红利及产业协同
信达证券1月27日发布研报，给予学大教育“买入”评级，理由包括其投资的江阴启芯领航仍处培育发展阶段、有望享受EDA行业国产替代红利，以及双方可在EDA领域职业教育形成协同。研报同时提示教育行业政策、扩张不及预期、中职招生难度提升及宏观经济影响等风险，并指出若启芯领航发展未达预期，公司投资可能面临本金损失。
FOSSi Edalize EDA工具接口发行AI 评分2222 Edalize 0.6.4 发布：新增 apicula、trellis 流程与 xcelium 等工具支持
Edalize 0.6.4 新增 apicula、trellis 两个流程，以及 gowinpack、openfpgaloader、ecppack、xcelium 四个工具支持。
Sigasi 官方动态AI 评分1212 Sigasi 成立 18 周年，回顾 Visual HDL 产品
Sigasi 迎来成立 18 周年，公司由 Hendrik Eeckhaut 与 Philippe Faes 创立，使命是让芯片设计更简单、更快速。去年公司推出了其史上最畅销产品 Sigasi Visual HDL。Sigasi 同时向用户征集对公司、产品与团队的意见反馈。
Chipmind 官方动态AI 评分1818 
Chipmind CEO Harald Kröll 在达沃斯 AI House 谈基于 AI 的芯片设计
Chipmind CEO Harald Kröll 在达沃斯 AI House 参加“GenAI is More Than LLMs”专题讨论，介绍 AI 芯片设计如何跨越通用大模型与开发流程之间的“空白地带”。他指出，通用模型能力虽广，但半导体行业的真正加速来自将 AI 原生融入复杂的 EDA 与开发环境，构建面向硬件工作流的设计感知系统。
Sigasi 官方动态AI 评分2222 Sigasi Visual HDL：用上游 RTL 质量门禁减少验证与调试负担
Sigasi 提出用 Visual HDL 在编码、复用 IP 和集成 AI 生成代码阶段拦截缺陷，其核心诊断具备确定性和可复现性，可在编辑器与 CI 中一致运行。
Blue Pearl Solutions 官方动态AI 评分3838 
为速度而编码：Blue Pearl Visual Verification Suite 如何帮我写出性能更好的 RTL
Adam Taylor 以 AMD Artix-7（xc7a200t-2）上的 FIR 滤波器为例，将 Blue Pearl Visual Verification Suite（VVS）放入迭代流程，用其 COMB 分析定位直接型累加造成的组合逻辑过深问题。
slang SystemVerilog编译器发行AI 评分5858 slang SystemVerilog 编译器发布 v10.0
slang SystemVerilog 编译器发布 v10.0，新增 -Wcase-none、-Wunnamed-generate、-Wvacuous-cover、-Wnested-solve-before 等警告，并加入 --cst-json、--compat all 等选项。
Tom’s HardwareAI 评分5858 
格芯达成协议收购新思ARC与RISC-V处理器IP业务
格芯本周宣布已达成最终协议，收购新思的处理器IP解决方案业务，获得ARC-V（RISC-V）、经典ARC CPU核、DSP、NPU IP以及ARC MetaWare开发工具包和ASIP Designer、ASIP Programmer工具链。
CHIPS AllianceAI 评分3333 CHIPS Alliance 2025 回顾：开源芯片的突破之年与未来路线
CHIPS Alliance 回顾 2025 年进展：Caliptra 2.1 RTL 发布并推进后量子就绪，Caliptra 补充基金支持联合投资，OpenPRoT 安全固件项目宣布启动。
奇捷科技AI 评分2525 
奇捷科技EasyAI ECO Suite将于1月29日发布，首发三大智能引擎
奇捷科技将于1月29日发布集成AI引擎的智能ECO解决方案包EasyAI ECO Suite，首发AUTO PARTITION智能分区、(I-)LEARNING智能学习与SMART CACHING智能缓存三大引擎。三大引擎已与多家行业领先芯片设计公司完成技术交流与测试验证，发布会将介绍技术细节并展示实测数据对比与现场Demo。
Aldec 官方动态AI 评分3636 Aldec ALINT-PRO 2025.12 新增混合语言设计规则
Aldec 发布 ALINT-PRO 2025.12，在 Premium 规则库中新增一组混合语言设计规则，针对 VHDL 与 Verilog/SystemVerilog 在同一项目中的模块/实体例化与参数传递。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.61 发布
Yosys 0.61 发布，移除了用于覆盖率跟踪的 "cover" pass，并避免 "opt_merge" pass 合并形式属性，同时将该 pass 并行化。新增 "design_equal" pass 支持模糊测试比较，新增 "lut2bmux" pass 将 $lut 转换为 $bmux，"read_rtlil" pass 增加 "-legalize" 选项以防止语义错误。
Real Intent 官方动态AI 评分4747 
Rivos 基于 Real Intent Meridian RDC 的 AI LLM 芯片复位域交叉方法
Rivos 在 AI LLM 与数据分析数据中心芯片的 RTL 签核流程中采用 Real Intent Meridian RDC 做复位域交叉（RDC）签核，在 IP 与芯片两级运行其层次化流程。初始设置约需数小时，借助已有的 Meridian CDC 设置与自动生成输入文件，完整验证并清理设置约需一周；设计、架构与固件团队共同评审复位场景、违例与约束，最终签核允许部分 waiver。
YosysHQ 官方动态AI 评分1818 
Tabby CAD Suite 20260113 版本发布
Tabby CAD Suite 的 1 月版本已开放下载，本次更新修复了 SBY 中的一个缺陷：当设计中有多个属性在精化阶段即可静态判定为真值相同，可能导致属性消失。YosysHQ 同时宣布下一场 Yosys 用户组会议将以问答形式于 2 月 12 日 18:00 CET 举行，议题涵盖形式验证、综合、插件与内部机制、贡献方式及路线图。
FOSSi FoundationAI 评分2222 
FOSSi Foundation 公布 Down Underflow 与 Latch-Up 2026 开放硅生态会议计划
FOSSi Foundation 正在筹备两场开源硅生态会议：首届澳大利亚会议 Down Underflow 定于2月28日至3月1日在悉尼举行，Latch-Up 2026 则于5月1日至3日在加拿大滑铁卢大学举办，均为免费注册参加。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.7.0 发布
Chisel v7.7.0 发布，新增暴露 FIRRTL memory 读写延迟参数的功能。该版本修复了 ChiselStage$ 中 DedupGroup Phase 的使用问题，并针对 Windows 下验证目录路径问题及 firtool 1.138.0 添加了 workaround。
Real Intent 官方动态AI 评分88 Rivos 采用 Real Intent Meridian RDC 的案例研究 PDF 下载
Real Intent 发布 Rivos 使用 Meridian RDC 的案例研究 PDF，需注册登录后下载。页面未披露该案例的具体设计规模、工艺节点或检查结果。
FOSSi FoundationAI 评分1818 FOSSi Foundation 首届 Down Underflow 2026 在悉尼举办，公布首批演讲嘉宾与场地
FOSSi Foundation 首届澳洲开源硅会议 Down Underflow 2026 将于 2 月 28 日在悉尼举行，免费参加但需注册。首批演讲涵盖 wafer.space 开源流片、OpenROAD 的 RTL 到 GDS 教学、基于 Slang 的 Verilog 工具、Cocotb 更新及初创公司使用开源硅工具与 IP 的经验。
FOSSi FoundationAI 评分1515 FOSSi Foundation 宣布 Latch-Up 2026 将于 5 月在加拿大滑铁卢大学举办
FOSSi Foundation 宣布开源硅会议 Latch-Up 2026 将于 5 月 1-3 日周末在加拿大安大略省滑铁卢大学举行，这是该会议首次落地美国以外。
ChipAgents 官方技术博客AI 评分2222 
ChipAgents 宣布通过 SOC 2 Type II 合规认证
ChipAgents 宣布已通过 SOC 2 Type II 合规认证，称这是其在企业级安全与运营规范上的重要里程碑。公司表示该认证体现其内部管控与治理能力，可满足对安全要求严格的大型半导体企业；其 Renoir 模型支持气隙、本地部署，客户设计数据隔离且不用于训练其他客户模型。
Verilator／VeripoolAI 评分5252 Verilator 5.054 发布，拆分分支覆盖率选项并扩展约束与 SVA 支持
Verilator 5.054 发布，将 `--coverage-branch` 从 `--coverage-line` 中拆出，此前使用 `--coverage-line` 的用户可能需要补加该选项。
Silimate 官方动态AI 评分3030 
Silimate 2025 年终回顾：Preqorsor v1.0 与 SMDB 进展
Silimate 回顾 2025 年实现超 20 倍 ARR 增长、覆盖 10 多家客户并实现盈利，团队从 3 人扩至 6 人。首款产品 Preqorsor 迭代至稳定 v1.0，提供快速 PPA 预测与优化，v2.0 将加入 RTL 级动态功耗预测与优化，底层技术已获专利。第二款产品 SMDB 为面向芯片设计师的 AI 调试与根因分析工具，已帮助解决多个真实缺陷。
奇捷科技AI 评分1212 
奇捷科技入选德勤“2025中国明日之星”榜单
奇捷科技入选德勤中国“2025中国明日之星”榜单，颁奖典礼于12月16日在江苏无锡举行。该榜单评选中国市场内创新能力突出、成长潜力显著、商业表现卓越的企业，奇捷科技称其产品和服务已在众多芯片设计企业得到应用和认可。
奇捷科技AI 评分2222 
EDA资深专家金峻出任奇捷科技应用工程总监
形式验证与功能性ECO领域资深专家金峻于2025年12月8日加入奇捷科技，担任应用工程总监，负责客户支持与深度解决方案设计。金峻拥有超过二十年经验，曾在Cadence担任产品工程师及AE架构师，负责LEC、Low Power及ECO等解决方案落地。奇捷科技称其专长将推动ECO产品价值落地与服务升级。
芯行纪AI 评分2222 
芯行纪AmazeME-FP获2026 IC风云榜“年度优秀创新奖”
芯行纪凭借AI+EDA创新产品机器学习优化工具AmazeME-FP，在12月20日上海举行的2026半导体投资年会暨IC风云榜颁奖典礼上获“年度优秀创新奖”。该奖由半导体投资联盟超百家会员单位及五百余位行业CEO评出，表彰打破技术垄断、实现关键环节自主化的创新成果。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.6.0 发布
Chisel v7.6.0 发布，core 为端口 Seq 新增 associate 方法，并为 UnitTests main 增加 runpath 选项。后端代码生成修复了连接右侧视图的名称前缀问题，1-1 视图前缀改为取自视图目标名，涉及 FlatIO 常见场景。此外为更多模块类型添加源定位器，改进 svsim 非法 poke 的错误信息，并将 commons-text 更新至 1.15.0。
CHIPS AllianceAI 评分2222 CHIPS Alliance 执行董事 Rob Mains 谈开源硅的信任、工具与未来
CHIPS Alliance 执行董事 Rob Mains 在开发者访谈中回顾从 IBM 到 Oracle 的硅开发全栈经历，提出开源硅应聚焦各方共需的基础组件，让企业把资源投向差异化创新。他以 Caliptra 为例称开源硬件 IP 已能设计、集成进 SoC 并量产部署，生产就绪需靠多次流片与持续使用来证明。他指出 DRC 与形式验证仍需与代工厂深化协作，规模化协作的最大障碍是信任而非技术。
UCIe ConsortiumAI 评分3030 
UCIe Consortium 2025 年度回顾：UCIe 3.0 规范与生态进展
UCIe Consortium 回顾 2025 年进展，核心是 UCIe 3.0 规范支持 48 GT/s 和 64 GT/s 数据传输速率，并带来架构更新以提升带宽密度、能效与系统级可管理性。
Sigasi 官方动态AI 评分1515 Sigasi Visual HDL 面向 (E)CAD 经理的 7 项优势
Sigasi Visual HDL 面向 (E)CAD 经理列出 7 项优势，核心是把 IDE 级智能引入 VHDL、SystemVerilog 及混合语言设计。
Chipmind 官方动态AI 评分4040 Chipmind：超越 RTL，处理数字设计的长尾交付物
Chipmind 官方阐述其 AI 设计助手将 IP-XACT（IEEE 1685）、SystemRDL 等标准化元数据作为一等输入输出，并同步生成寄存器映射、文档与固件头文件。
Sigasi 官方动态AI 评分2222 Sigasi 解读 2024 Wilson 功能验证报告：验证正在吞噬芯片项目进度
Sigasi 援引 2024 Wilson Research Group 功能验证趋势报告指出，2024 年仅 14% 的 IC/ASIC 项目实现首次流片成功，为近 20 年最低；FPGA 项目仅 13% 无重大缺陷逃逸。
SiliconANGLEAI 评分5858 
Synopsys 公布 2025 财年业绩，全年营收 71 亿美元创新高
Synopsys 公布 2025 财年第四季度及全年业绩，全年营收 71 亿美元、同比增长约 15%，第四季度营收 2.26 亿美元同比增长 37%，均超出分析师预期。
Sigasi 官方动态AI 评分2929 Sigasi Visual HDL 下载量突破 12,000 次
Sigasi Visual HDL 自 2024 年 6 月 19 日发布以来，在 VS Code 市场下载量已超 12,000 次，不含官网直接下载。月下载速度从 2024 年 6 月至 2025 年 9 月的 650 次升至目前超 2,000 次，达到 10,000 次用了一年多，之后不到 2 个月又增 2,000 次。
FOSSi FoundationAI 评分2222 
El Correo Libre 第92期：Advent of FPGA 竞赛、COSMIC 安全飞地项目与 FuseSoC 新增 SPDX 支持
Jane Street 工程师 Anish Singhani 发起 Advent of FPGA 竞赛，要求用可综合硬件解决 Advent of Code 2025 题目，提交截止 2026 年 1 月 16 日，奖品含 UltraScale+ FPGA 开发板。
CHIPS Alliance Chisel 发行AI 评分2222 Chisel v7.5.0 发布：ExtModule 与 Params 移出 experimental 并弃用
Chisel v7.5.0 将 ExtModule 和 Params 移出 experimental 并标记弃用，同时弃用 BlackBox 以改用 ExtModule。该版本修复了域关联中的简单视图支持、ExtModule 端口视图的 boring taps，并支持绝对路径 source locators；CIRCT 依赖从 firtool-1.137.0 升至 firtool-1.138.0。
CHIPS AllianceAI 评分3333 SiFive 工程师 Jack Koenig 谈 Chisel 与 FIRRTL 的开源芯片设计演进
SiFive 高级主任工程师 Jack Koenig 是 Chisel 与 FIRRTL 项目任职最久的维护者之一，十年来参与将 FIRRTL 从原型推进到生产，并推动其 Scala 重实现及基于 MLIR 的 CircuitIR 重写。
Tom’s HardwareAI 评分7575 
英伟达20亿美元入股新思，双方合作加速GPU上的EDA工作负载
英伟达以20亿美元入股新思，双方于12月1日宣布长期合作，将共同开发把计算密集的EDA任务从CPU迁移到英伟达GPU的工具。合作声明为非排他，新思将继续与其他硬件厂商合作，并称投资不附带购买英伟达硬件的义务。
YosysHQ Yosys 综合发行AI 评分5858 Yosys 0.60 发布，新增 SDC 读取与 OpenSTA 集成
Yosys 发布 0.60 版本，新增用于读取 SDC 文件的 sdc 命令，并加入实验性的 sdc_expand 与 opensta 命令用于 OpenSTA 集成。该版本还新增 icell_liberty 命令，read_verilog 支持无尺寸参数，并增加静态库编译选项。