YosysHQ 发布 Tabby CAD Suite 20260805 版本
YosysHQ 发布 Tabby CAD Suite 20260805 版本，该版本包含底层性能改进与缺陷修复。同月消息中，欧洲芯片开放设计环境（ODE4EC）正式启动，YosysHQ 为该计划参与方；其 CTO Claire 将在 FMCAD 2026 发表主题演讲。
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YosysHQ 官方动态AI 评分1818
KLayoutAI 评分2020 
KLayout 0.30.10 发布 macOS DMG 安装包
KLayout 0.30.10 的 macOS DMG 安装包已发布，Python 版本迁移至 3.14（仅限 MacPorts 与 Homebrew），并为下一代 macOS 27 Golden Gate 做准备。
NVC VHDL编译器发行AI 评分1818 NVC VHDL 编译器 1.22.1 发布，修复波形转储与覆盖率问题
NVC VHDL 编译器发布 1.22.1 小版本错误修复更新，波形转储现可输出多个顶层单元而非仅首个精化单元。该版本修复了 `--per-file` 报告中同一实体两个实例泛型值不同时的语句覆盖率错误（#1567），以及记录中非约束字段选中名使用 `vhpi_put_value` 导致的崩溃回归（#1624）。
OSVVM 官方验证方法新闻AI 评分3838 
如何调试 OSVVM 协同仿真程序
OSVVM 自 2023.01 版本起支持协同仿真，可将 C/C++ 代码编译为宿主机程序并与逻辑仿真通过 API 交互。文章介绍用 GDB 调试这类协同仿真代码：GHDL 直接调试其生成的可执行文件并加载 VUser.so 符号，NVC 则调试 nvc 可执行文件并从批处理日志复制命令行参数。建立 GDB 连接后可接入 Eclipse 等 IDE，实现软件与逻辑在同一验证环境中的双重调试。
KLayoutAI 评分2222 KLayout 0.30.10 版本发布
KLayout 发布 0.30.10 版本，修复缩放实例下深 DRC 失败、切换工艺时 PCell 实例化错误、Python 对象不支持弱引用等问题。该版本新增网格粗细切换快捷键，DRC 双层检查不再强制合并第一输入以加速运算，并改用多绘制线程渲染 image_with_options。
芯和半导体精选AI 评分6060 
芯和半导体发布EDA2026，升级电热协同、光电联合仿真与AI多智能体
芯和半导体在DAC 2026现场发布EDA2026产品线新版本，围绕电热协同分析、光电联合仿真、AI多智能体三大能力升级。板级仿真平台Notus新增电热双向反馈建模，已在超聚变服务器单板电热协同设计中完成实测验证；ChannelExpert与Metis协同支持CPO封装仿真，在易卜半导体2.5D封装项目中验证，仿真规模较传统方法提升20倍、计算效率提升10倍。
推荐理由：原文列出电热协同、光电联合仿真与AI多智能体三项升级及客户项目验证条件，可用于比较系统级仿真的接入方式。
Siemens Calibre 官方技术博客AI 评分4040 
Calibre RealTime 交互式对称性检查加速模拟 IC 设计
Siemens EDA 在 Calibre DESIGNrev 中集成 Calibre RealTime 对称性检查，将对称性验证嵌入版图环境，在版图创建阶段即时发现违例。该功能支持 X/Y 轴反射、90 度与 180 度旋转检查，可自动生成规则文件、智能识别对称轴，并支持对称性与 DRC 单次联合检查。相比传统手动测量、自定义规则和寄生提取等签核阶段检查方式，其反馈以秒计，有助于缩短调试周期。
培风图南AI 评分2222 
培风图南在半导体分立器件年会展示制造类EDA软件与功率模组多物理场耦合仿真
培风图南在第二十届中国半导体行业协会半导体分立器件年会上展示全系列制造类EDA软件，并作《半导体功率模组的电-热-力多物理场耦合仿真：从芯片精细损耗到全生命周期寿命预测》专题报告。报告基于Mozz TCAD平台，展示从芯片级精细损耗建模、封装结构热力耦合分析到全生命周期寿命预测的技术路径，针对焊层疲劳、键合线脱落等失效模式提供预测性仿真思路。
Sigasi RTL技术文章 官方动态AI 评分4040 Sigasi Visual HDL 推出面向团队与 AI 智能体的高级项目设置管理
Sigasi 为 Visual HDL 推出增强的项目设置管理方法，设置存于项目目录下的 .sigasi/settings.json，采用支持注释的 JSONC 格式。
中国科学院计算技术研究所AI 评分5858 
中科院计算所三篇 DFT 与功能安全验证论文被 ITC 2026 录用
中国科学院计算技术研究所处理器芯片全国重点实验室的三篇论文被第 57 届 IEEE 国际测试会议 ITC 2026 接收，其中两篇为长文。E-ATPG 提出基于 E-graph 的可测试性感知逻辑重构框架，在保持逻辑功能等价的前提下重构电路结构，以优化 ATPG 搜索空间；另一篇提出基于逻辑综合中间表达的测试点插入框架，实验称相较商用工具的门级和 RTL 方法可用更少测试点提升可测试性，并相比门级方法减少面积开销、改善时序。
Sigasi Visual HDL发行说明 官方动态AI 评分2525 Sigasi Visual HDL 2026.3 发布，新增 Verible 格式化支持
Sigasi Visual HDL 2026.3 新增 Verible 格式化，可用于格式化 Verilog 和 SystemVerilog 文件，并支持指向本地安装的 Verible（写作时为 v0.0-3820-g3415c94d）。
Arm 官方动态AI 评分2222 Arm AGI CPU 如何支撑大规模高负载智能体 AI 工作负载
Arm 介绍其 AGI CPU 如何支撑大规模智能体 AI 工作负载：该 CPU 以每核更高的内存与 I/O 带宽、更低 TDP 和更高机架密度，作为 AI 基础设施的编排引擎。
Verific Design Automation 官方动态AI 评分4040 Verific EDA Store 上线，提供 Parser 平台应用可下载示例
Verific Design Automation 宣布推出 Verific EDA Store，提供基于其 Parser 平台构建的 EDA 点工具及可下载示例应用，首批包括层次浏览器、linter、HDL 编辑器和信号追踪器。
NVC VHDL编译器发行AI 评分3838 NVC VHDL 编译器 1.22.0 发布
NVC VHDL 编译器发布 1.22.0 版本，新增 Verilog 常量表达式中用户函数调用求值、宏默认参数及 $info、$warning、$error、$fatal 系统任务支持。
CHIPS Alliance精选AI 评分6161 
Verilator 开源 RTL 仿真器四态逻辑初步实现
CHIPS Alliance 成员 Antmicro 在开源 RTL 仿真器 Verilator 中完成四态逻辑的初步实现，首个 PR 已作为后续开发起点，完整支持仍需跨多个 PR 和数月推进。
推荐理由：原文说明了四态逻辑在 Verilator 中以两个二态变量拆分实现，并给出实验性开关与示例，便于理解接入条件。
DATE 设计自动化与测试大会AI 评分2222 
DATE 2027 征稿：第30届欧洲设计自动化与测试大会
DATE 2027 是欧洲设计、自动化、测试与制造领域会议的第30届，现公开征稿，研究论文（D、A、T、E 四个方向）摘要截止2026年9月13日、全文截止9月20日，录用通知11月23日。会议覆盖 IC/SoC、可重构硬件、嵌入式系统与软件的设计、测试及 EDA 工具，并设“量子计算”和“AI4EDA vs AI-Native EDA”两个新兴主题特别日。
深维科技AI 评分3838 
深维科技参加CCF工控机专委会四十周年活动，分享FPGA抗辐射加固工具链
深维科技在6月27日北京举行的第三届“风云论坛”暨CCF工业控制计算机专委会四十周年活动上，介绍了其FPGA抗辐射可靠性加固工具链的最新进展。该工具链以故障注入、故障分析、智能设计加固为核心，可在设计阶段模拟故障影响、分析传播路径与敏感模块，并已与行业头部客户开展应用部署。公司还提出以FPGA动态重构、资源池化与虚拟化分区为核心的星载异构计算路线，目前已在SAR算法硬件加速领域实施。
Agnisys 官方动态AI 评分2525 
Agnisys 工具在芯片与 IP 项目中的设计与验证流程应用
Agnisys 应用工程团队整理了客户使用其工具的多种设计与验证流程，包括基于 IDS-Batch CLI 的寄存器数据 CI/CD、通过 IP-XACT 文件对接 Jama Connect 需求管理、用 IDS-NG 以自然语言定义访问序列并由 IDS-Verify 生成 UVM 代码，以及用 IDS-Validate 生成 UVM 与 C 序列做流片前软硬件协同验证。
Axiomise 官方动态AI 评分4040 
为什么 NoC 验证策略必须使用形式化验证
Axiomise 的 Bing Xue 与 Ashish Darbari 撰文指出，传统仿真（含 UVM 测试平台与模糊测试）无法覆盖相干 NoC 中事务交织、虚拟通道、信用与路由表变化等状态空间，流控与信用记账错误、排序违规、一致性状态机错误、死锁及安全侧信道泄漏等深层缺陷可能在奇偶校验与 ECC 通过的情况下仍造成数据损坏或系统冻结。
YosysHQ Yosys 综合发行AI 评分4242 Yosys 0.67 发布
Yosys 0.67 发布，构建系统改为要求 CMake 3.28 或更高版本，编译器至少需 Clang-16 或 GCC-13，Microsoft Visual Studio 构建现已完全可用（含 ABC），Windows 平台仍推荐 mingw-64。
YosysHQ 官方动态AI 评分2828 YosysHQ 发布 Tabby CAD Suite 20260709 版本
YosysHQ 发布 Tabby CAD Suite 20260709 版本，包含性能与缺陷修复等底层改进。该版本要求 CMake 3.28 及以上构建系统，支持 GCC-13 和 Clang-16 起编译器，并推荐 GCC-15、Clang-21 等更新版本。新版还包含基于 slang 库构建的 sv-elab，提供完全开源的 SystemVerilog 支持（尚不含 SVA）。
Sigasi Visual HDL发行说明 官方动态精选AI 评分6262 Sigasi Visual HDL 2026.2 发布，新增模块化项目与 MCP 服务器
Sigasi Visual HDL 2026.2 发布，新增 Modular Projects 项目格式、Sigasi MCP 服务器和重写的 AI-ready CLI，并改进状态机条件可视化与依赖分析。
推荐理由：Sigasi 2026.2 把模块化项目、MCP 服务器与重写 CLI 一并落地，可用于比较 AI 辅助 HDL 开发的接入方式。
行芯科技AI 评分3838 
行芯τ-Aware Signoff：守护每一颗τ芯片流片成功
行芯科技在EDA²主办的韬（τ）EDA工具链专题研讨会上分享τ-Aware Signoff方案，以GloryEX和GloryBolt两大自主EDA产品分别承担RC寄生提取与EM/IR电源可靠性签核。
Verilator／Veripool精选AI 评分6262 Verilator 5.050 发布，新增 covergroup、coverpoint 与 bins 支持
Verilator 5.050 于 2026-07-01 发布，重要更新是支持 covergroup、coverpoint 和 bins。该版本还引入新的 FST writer API，使用 FST 可能需要安装 liblz4 和/或 liblz4-dev 包。
推荐理由：Verilator 5.050 新增 covergroup、coverpoint 与 bins 支持，可用于了解开源仿真器在功能覆盖率上的能力边界。
Real Intent 官方动态AI 评分5858 Real Intent 为 Meridian CDC 增加微架构分析，称违例复核负担降低 95%
Real Intent 宣布为 Meridian CDC 静态签核工具增加微架构分析（MA），称可从 RTL 推断功能意图，识别 FIFO、FSM、计数器、RAM、移位器、寄存器堆和脉冲同步器等结构分析难以完全识别的功能组件。公司称该功能使违例报告精度最高达 98%，设计人员复核负担最多降低 95%。原文将上述数字归于厂商自述，未给出具体设计规模、工艺或独立评测条件。
Axiomise 官方动态AI 评分5353 
Axiomise 用 floatrix 形式验证发现 BF16 除法器隐藏下溢
Axiomise 工程师用 floatrix 在 fpnew FPU 的 BF16 除法器中发现一处下溢漏报：该单元内部以 FP32 计算，对极小结果判定为无下溢、无 inexact，但舍入到 BF16 后该值变为极小且 inexact，按 RISC-V BF16 规则应报下溢，由于标志逻辑绑定 FP32 而非 BF16，设计静默漏掉该异常。
CHIPS Alliance精选AI 评分6060 
CHIPS Alliance 介绍 VeeR EL2 RISC-V 核双核锁步实现
CHIPS Alliance 成员 Antmicro 介绍了在 VeeR EL2 32 位 RISC-V 核中实现双核锁步（DCLS）的方法，该功能为可选、默认关闭，启用后会实例化一个延迟可配置的 Shadow Core 并与主核比对输出。
推荐理由：CHIPS Alliance 成员 Antmicro 说明 VeeR EL2 双核锁步的可选配置、寄存器监控与 cocotb/PyUVM 验证流程，可供安全关键设计参考。
OSVVM 官方验证方法新闻AI 评分1818 OSVVM 2026.05 版本将 AXI4 Memory 改为 AXI 字宽
OSVVM 2026.05 版本将 AXI4 Memory 由字节宽改为 AXI 字宽，影响通过 NewID 对内存的间接访问。旧版本调用需将 AddrWidth 改为 AXI_ADDR_WIDTH - AXI_BYTE_ADDR_WIDTH、DataWidth 改为 AXI_DATA_WIDTH。
NVC VHDL编译器发行AI 评分1515 NVC VHDL 编译器 1.21.1 发布
NVC VHDL 编译器发布 1.21.1 小版本错误修复更新，修复了同名重载子程序调用被误报为歧义（#1560）、VHPI 外部子程序读取标量 out 和 inout 参数（#1570）、过程内分配含无约束字段记录时的内存损坏（#1576），以及进程内常量时间表达式使用 'stable 属性时的崩溃（#1537）。
OSVVM 官方验证方法新闻AI 评分2222 OSVVM 2026.05 版本 SetAxi4Options/GetAxi4Options 在时间 0 调用非 AXI4 总线参数会崩溃
OSVVM 2026.05 中，测试用例在时间 0 调用 SetAxi4Options/GetAxi4Options 并传入非 AXI4 总线值参数（如 BRESP）时会崩溃，因新实现直接引用尚未构造的 params 数据结构。解决方法是在进程开头加 WaitForClock(ManagerRec, 0)，其行为与旧版一致且不产生等待。该实现简化了向 VC 添加参数，作者计划推广到其他 VC。
FOSSi FoundationAI 评分4242 
El Correo Libre 第98期：ODE4EC 启动、HeiChips 夏令营与 z386 开源 i386 克隆
开源硬件基金会支持的 ODE4EC 启动，这项为期三年的计划聚焦开源 EDA 工具、开放设计 IP 与开放 PDK，下设 ODE4EC-AMS、ODE4EC-DIG 和 ODE4EC-PIV 三个项目，分别覆盖模拟混合信号、数字设计与验证流程集成。
OSVVM 官方验证方法新闻AI 评分2828 OSVVM 2026.05 发布：新增构建完成脚本退出与动态向量等更新
OSVVM 发布 2026.05 版本，新增构建完成后脚本退出功能：当设置 ExitOnBuildDone 且未启用交互仿真或调试时，按有无错误返回 1 或 0 退出码。
Blue Pearl Solutions 官方动态AI 评分2020 Blue Pearl Solutions：有效 RTL 签核需要规则，也需要例外
Blue Pearl Solutions 提出，RTL lint 签核应先建立明确的规则包，再对确有依据的违规授予带说明的豁免。规则包可基于 STARC、DO-254 及 ESA 等专用规则集定制，覆盖 CDC、RDC、FSM、锁存器推断与未连接信号等检查。团队还需跨多次分析跟踪错误、警告与豁免趋势，判断设计是否收敛到可签核状态。
UCIe ConsortiumAI 评分2525 
UniVista 谈 UCIe 如何成为 Chiplet 产业的基石
UniVista 作为 UCIe IP 供应商，提出 UCIe IP 产品竞争力取决于四个维度：对从物理层到协议层完整规范的理解、基于行业洞察的产品定义、涵盖 SI/PI/EMI/热与应力的工程实现，以及跨晶圆厂、先进封装、EDA 与 NoC 的开放生态协作。
Sigasi 官方动态AI 评分2222 Sigasi 称其 RTL 控制速度快于 AI 生成速度
Sigasi 提出“控制 RTL 快于 AI 生成 RTL”的主张，强调 AI 虽能在数秒内生成看似合理的 RTL，但生成代码仍需在完整项目上下文中验证、理解与审查。
YosysHQ 官方动态AI 评分1818 YosysHQ 发布 Tabby CAD Suite 20260602 版本
YosysHQ 发布 Tabby CAD Suite 20260602 版本，包含性能与缺陷修复方面的底层改进。该版本将最低支持的 C++ 标准更新为 C++20，并预告下一版本将转向 CMake 构建系统，维护自定义插件的客户需提前准备构建环境与工作流。
CHIPS Alliance Chisel 发行AI 评分2828 Chisel v7.13.0 发布
Chisel v7.13.0 发布，新增面向 Chisel 7 的 ChiselTest 兼容层，并加入用于 Chisel 类型元数据的 circt_debug_* 内建指令。后端将 FIRRTL 版本升至 7.0.0，CIRCT 依赖更新至 firtool-1.149.0，同时修复域定义传播问题并支持 OpaqueTypes 的 Lookupable 查找。
YosysHQ Yosys 综合发行AI 评分3232 Yosys 0.66 发布
Yosys 0.66 发布，要求使用支持 C++20 的 C++ 编译器，并预告下一版本将迁移至 CMake 构建系统。新增 lattice_dsp_nexus pass 用于 Lattice Nexus DSP 推断，synth_gatemate pass 新增 -scopename 选项并传递至 flatten。
CHIPS AllianceAI 评分4242 CHIPS Alliance 赞助 Latch-Up 2026，展示 SystemVerilog 工具、Verilator 与开放 PDK 进展
CHIPS Alliance 赞助了 5 月 1-3 日在加拿大滑铁卢举行的 Latch-Up 2026 开源硅会议，会上多场演讲与其倡议相关。
KLayoutAI 评分2222 KLayout 0.30.9 版本发布
KLayout 发布 0.30.9 版本，修复屏幕尺寸断言崩溃与堆内存释放后使用问题，并解决单元库重载失效、技术专属 python 目录未加入路径等缺陷。该版本新增库 API 细粒度控制、LayoutView 的 on_current_layer_changed_event 发布、Python/Ruby 标签真实文本边界框，以及所有模式下放置过孔等增强。