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6月6日周六
6月5日周五
6月4日周四
  1. Silimate 官方动态40

    Silimate CTO 访谈：芯片设计 copilot 与 Preqorsor 的 PPA 早期预估

    Silimate CTO Akash 在访谈中介绍公司面向芯片设计者的 copilot，聚焦在综合前发现并修复功能与 PPA 问题。其 PPA 工具 Preqorsor 提供功耗、性能、面积的早期估算并标出瓶颈，目标不是替代综合报告，而是更快反馈，尤其针对较小 RTL 块。公司已有 10+ 客户，包括 Tenstorrent；PPA 预测更多依赖传统机器学习，LLM 则用于优化与功能正确性。

6月3日周三
  1. Blue Pearl Solutions 官方动态20

    Blue Pearl Solutions：有效 RTL 签核需要规则，也需要例外

    Blue Pearl Solutions 提出，RTL lint 签核应先建立明确的规则包，再对确有依据的违规授予带说明的豁免。规则包可基于 STARC、DO-254 及 ESA 等专用规则集定制，覆盖 CDC、RDC、FSM、锁存器推断与未连接信号等检查。团队还需跨多次分析跟踪错误、警告与豁免趋势，判断设计是否收敛到可签核状态。

6月2日周二
  1. Baum Design Systems 官方动态10

    Baum Design Systems 赞助 MLCAD 2026 研讨会

    Baum Design Systems 将以银牌赞助商身份赞助 2026 年 9 月 7–9 日在韩国济州岛 Parnas Hotel Jeju 举办的 MLCAD Symposium 2026。该研讨会汇聚探索机器学习与 AI 在电子电路、芯片及系统 CAD 各领域应用的研究者与从业者。Baum 首席技术官、KAIST 教授 Youngsoo Shin 将担任本届大会主席。

  4. CHIPS Alliance Chisel 发行28

    Chisel v7.13.0 发布

    Chisel v7.13.0 发布，新增面向 Chisel 7 的 ChiselTest 兼容层，并加入用于 Chisel 类型元数据的 circt_debug_* 内建指令。后端将 FIRRTL 版本升至 7.0.0，CIRCT 依赖更新至 firtool-1.149.0，同时修复域定义传播问题并支持 OpaqueTypes 的 Lookupable 查找。

  5. YosysHQ Yosys 综合发行32

    Yosys 0.66 发布

    Yosys 0.66 发布，要求使用支持 C++20 的 C++ 编译器，并预告下一版本将迁移至 CMake 构建系统。新增 lattice_dsp_nexus pass 用于 Lattice Nexus DSP 推断，synth_gatemate pass 新增 -scopename 选项并传递至 flatten。

6月1日周一
5月29日周五
  1. KLayout22

    KLayout 0.30.9 版本发布

    KLayout 发布 0.30.9 版本，修复屏幕尺寸断言崩溃与堆内存释放后使用问题，并解决单元库重载失效、技术专属 python 目录未加入路径等缺陷。该版本新增库 API 细粒度控制、LayoutView 的 on_current_layer_changed_event 发布、Python/Ruby 标签真实文本边界框，以及所有模式下放置过孔等增强。

5月28日周四
5月27日周三
  1. OSVVM 官方验证方法新闻58
    OSVVM 官方验证方法新闻的报道配图

    OSVVM 作者详解如何构建协仿真验证组件：以 PCIe VC 为例

    OSVVM 作者以 2026.01 版本新增的 PCIe 协仿真 VC 为例，说明如何把 C 协议模型接入 VHDL 验证组件。文章拆解了 MIT 记录信号、VUserMain 入口、VTrans 外部过程与适配层之间的连接方式，并介绍用背靠背自洽测试和 Altera Cyclone V PCIe Hard IP 仿真模型验证该 VC 的两条路径。

  2. ChipAgents 官方技术博客22
    ChipAgents 官方技术博客的报道配图

    ChipAgents 博客：AI 智能体当前可自动化的六项验证任务

    ChipAgents 博客列出 AI 智能体当前可自动化的六项芯片验证任务，包括回归失败分诊、根因分析、UVM 生成与覆盖率收敛等。文章称验证已占 ASIC 与 FPGA 项目工程时间的 60-70%，约四分之三半导体项目延期，验证问题是主要延误原因之一。智能体可跨 RTL、波形、仿真日志、UVM 环境、断言与覆盖率数据库推理，自动解析日志、聚类失败、匹配缺陷库并生成 RCA 摘要。

  3. 思尔芯32
    思尔芯的报道配图

    新左移：以FPGA原型验证为“决策透镜”，加速RISC-V IP精准选型

    思尔芯提出“新左移”理念，将FPGA原型验证前移至RISC-V IP选型与架构探索阶段，用MHz级真实运行数据替代仅靠数据手册和基准分数的评估。其芯神瞳S8-100搭载AMD Versal VP1902自适应SoC，单核等效逻辑门约1亿门。思尔芯已与开芯院、玄铁、Andes等20余家伙伴合作，玄铁C925在S8-100上完成首次公开展示，香山昆明湖验证扩展至16核。

5月26日周二
  1. 培风图南42

    培风图南 Mozz TCAD 2026.04 版本发布

    上海培风图南半导体发布 TCAD 套件 Mozz TCAD 2026.04 版本，在仿真效率、求解稳定性、模型精度和操作便利性上均有提升。器件仿真工具 Mozz Device 新增 MixMode 混合模式仿真能力，将分析范围从器件级延伸至电路级，缩短从工艺建模到系统验证的设计迭代周期。该套件覆盖工艺仿真、三维工艺形貌仿真、器件仿真、参数提取、可视化及集成工作平台。

5月25日周一
  1. IEEE TCAD62

    研究提出基于先验知识分解与机器学习优化的毫米波 CMOS 功放全自动原理图与版图设计方法

    研究提出一种毫米波 CMOS 功率放大器全自动设计方法，先用先验知识引导的分解把整个电路拆成多个可优化子问题，再借助机器学习辅助优化（MLAO）依次迭代求解。其中多分支 MLAO（MB-MLAO）算法用于片上变压器，以实现宽带匹配和高保真阻抗合成。对覆盖 17–41 GHz 的五个功放设计案例，后版图仿真结果显示该方法在保持较高 PPA 的同时明显加快设计流程。原文仅提供摘要，未给出具体工艺节点、对比基线与量化加速数据。

    推荐理由：论文给出毫米波 CMOS 功放的分解式自动化流程，可用于比较机器学习辅助优化与传统固定拓扑设计的差异。

  2. IEEE TCAD58

    FrqBooster：面向多die FPGA的拥塞感知HLS加速器频率优化映射

    研究提出面向频率的HLS加速器设计空间探索方法FrqBooster，用拥塞感知的模块映射算法缓解多die FPGA上的跨die互连延迟、局部资源拥塞和设计空间膨胀问题。方法先分析加速器模块间连接并构建优化目标，再分析各模块资源开销并提出两阶段资源均衡策略，最后用拥塞感知算法完成整体探索。实验显示，在U250和U280平台上，FrqBooster相对Vivado默认实现的最大频率提升分别为73.15%和81.22%；在加速器设计空间探索场景中相对相关工作的最大提升为25.84倍。

5月23日周六
  1. NVC VHDL编译器发行58

    开源 VHDL 仿真器 nvc 发布 1.21.0，Verilog 支持接近可用

    开源 VHDL 仿真器 nvc 发布 1.21.0，这是首个 Verilog 支持接近可用、可仿真 PicoRV32 等实际项目的版本。该版本显著改进 Verilog 的表达式位宽判定、符号扩展和 X 传播，并支持 PSL next_a 简单表达式。由于性能问题，该版本不再支持使用模拟线程局部存储的系统，尤其是除 Clang x64 和 Clang Arm 外的所有 MSYS2 环境。

5月20日周三
  1. IEEE TCAD62

    面向近 1 K 低温 IC 的商用体 CMOS PDK 几何可扩展 DC I–V 校准方法

    研究提出一套针对低温 CMOS 集成电路设计的商用 PDK 校准方法，基于基线 PDK 采用的 PSP 紧凑模型，通过几何感知的参数调节流程，用低温 DC 测量校准多种器件几何下的低温 DC I–V 特性，并保持与标准 EDA 工具链兼容。作者据此校准商用 28 nm 体 CMOS PDK 中的一组调谐点器件，构建出原型低温 PDK，并在 1.58 K 下用调谐点器件和未参与调谐的交叉点器件评估预测精度。

    推荐理由：论文给出面向 1 K 附近低温 CMOS 的商用 PDK 校准流程，并报告跨器件几何的漏极电流误差下降幅度。

  2. UCIe Consortium22
    UCIe Consortium的报道配图

    UCIe联盟成员访谈：Socionext谈其UCIe贡献与路线图

    Socionext以Contributor成员身份参与UCIe联盟，正评估基于UCIe的裸片间互连技术并计划将其集成到面向数据中心与汽车市场的定制SoC平台。公司计划在物理层、可测试性标准和集成方法论方面贡献力量，并与封装伙伴评估2.5D/3D/5.5D集成方案。其看好的应用包括数据中心AI/ML加速器集成、软件定义汽车的异构计算平台及高分辨率成像系统。

5月19日周二
  1. IEEE TCAD58

    面向MMIC的宽温高精度混合可扩展MIM电容模型

    研究针对MMIC传统PDK缺乏宽温、宽频段稳健电容模型的问题，提出带接地电感的π型等效电路，S参数拟合误差低于2%，并解释了器件的热谐振漂移。在此基础上构建物理引导核心与神经网络补偿相结合的混合可扩展模型，参数拟合R²高于0.999，最终模型在整个温度与几何空间内对实测数据的S参数预测R²大于0.98。作者称该工作为恶劣工况下的稳健电路设计提供了高精度可扩展MIM电容模型，其混合方法可推广到其他无源器件。

5月18日周一
  1. IEEE TCAD38

    基于CNTFET的非平衡三进制全加器架构：设计与应用

    该文提出一种采用多阈值碳纳米管场效应晶体管（CNTFET）技术、由42个晶体管实现的三进制全加器（TFA）架构。Synopsys HSPICE在0.9 V下的电路级仿真显示，与现有先进设计相比，该TFA功耗降低35.8%–75.2%、能耗降低21.6%–70%，蒙特卡洛仿真表明其对关键CNTFET工艺参数变化的敏感度最低，代价是适度的延迟开销和布局面积增至1.85倍。

  5. 思尔芯22

    思尔芯西安子公司正式签约落户高新区

    思尔芯西安子公司正式签约落户西安高新区，作为其深化全国化布局的关键一步，将融入当地集成电路产业版图。该落地获西安投资控股及大湾区基金支持，双方共同发起管理的西安中湾科创基金已于2026年初对思尔芯实施投资。思尔芯称将发挥数字EDA领域能力，助力西安集成电路产业链延链、强链、补链。

5月17日周日
  1. GDSFactory芯片版图设计自动化发行18

    GDSFactory v9.43.0 发布

    GDSFactory 发布 v9.43.0，更新变更日志，修复 Euler 弯曲的 angular_step 弧角并新增弯曲点示例，同时为 vcell 增加 with_module_name。该版本还处理了 ty 诊断、新增安全策略并移除 .env 文件，另改进了 cells notebook 文档与标签示例。

5月15日周五
  1. slang SystemVerilog编译器发行60

    slang SystemVerilog 编译器发布 v11.0

    slang SystemVerilog 编译器发布 v11.0，新增大量与商业工具非标准扩展兼容的开关，并加入多项 lint 与静态分析告警。该版本还新增 --time-stats、--memory-stats 等选项，语法树更紧凑，大型设计内存占用下降 20-30%。pyslang 绑定按 C++ 命名空间拆分为子模块，ASTVisitor 模板改用 VisitFlags 枚举，属于破坏性变更。

    推荐理由：该版本集中增加与商业工具非标准扩展的兼容开关和大量新告警，可用于评估现有 SystemVerilog 代码的迁移与检查成本。

5月14日周四