Sigasi 举办网络研讨会:让 AI 生成的 RTL 达到工程可用
Sigasi 将于 10 月 14 日举办 Agentic Engineering 网络研讨会,演示 AI 智能体与确定性 HDL 分析如何配合,使 AI 生成的 FPGA 或 ASIC RTL 达到可供工程评审和仿真的状态。
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Sigasi 将于 10 月 14 日举办 Agentic Engineering 网络研讨会,演示 AI 智能体与确定性 HDL 分析如何配合,使 AI 生成的 FPGA 或 ASIC RTL 达到可供工程评审和仿真的状态。

行芯科技全芯片电源/信号线可靠性签核工具GloryBolt在IDAS 2026设计自动化产业峰会上获第三届“中国芯”EDA专项金口碑产品奖,该奖由中国电子信息产业发展研究院与EDA²联合主办,侧重市场应用成效与用户真实评价。

ChipAgents 宣布 Andes Technology 已在多个处理器设计与验证项目中部署 ChipAgents 平台。在生产部署中,Andes 将一项处理器定制任务从 8.5 周缩短至 6 周,开发时间减少 30%;另一项验证流程从两到三个月缩短至约三周,原本需一到两周的复杂验证激励生成任务缩短至一到两天。
Chisel v7.15.0 发布,修复了 FileCheck 目录清理的健壮性问题,并新增 DPI 说明文档。依赖方面,CIRCT 从 firtool-1.155.0 连续升级至 firtool-1.158.0,网站依赖 js-yaml 升至 3.15.1,同时为 v7.14.0 启用 MiMa。

Siemens EDA 的 Insight Analyzer 可在 Cadence Virtuoso 的晶体管级原理图环境中执行状态与连接感知的内存争用分析,无需等待仿真向量或芯片级验证。

西门子 EDA Calibre 半导体研发幕僚长 Jim Shiely 提出,晶圆厂中的 AI 主要充当编排层,协调基于物理的仿真工具、数据分析流程、工艺控制系统与工程工作流,而非取代 Calibre 等确定性工具。他以仿真界定可行搜索空间、量测以实测约束该空间、AI 决定干预优先级的三角框架描述现代晶圆厂运行模式,并指出迭代加速后瓶颈从执行转向对结果的解读与信任。

奇捷科技自主研发的EasyAI ECO Suite智能ECO产品在第三届中国芯EDA专项奖评选中获“技术创新奖”,颁奖仪式于9月1日在上海张江科学会堂举行。该产品将AI引擎融入ECO全流程,以三大核心智能引擎针对补丁大小、运行速度与时序精度瓶颈。其旗舰产品EasylogicECO曾于2024年入围首届“产品革新奖”十大名单,并于2025年获第二届“技术创新奖”。
cocotb 2.1.0 发布,与 2.0 保持向后兼容,新增 select 和 gather 并发原语分别替代 First 和 Combine,可直接接收协程等可等待对象。

ChipAgents 创始人兼 CEO William Wang 在 EE Times 的 Silicon Grapevine 对话中阐述了从 AI 辅助工程走向日益自主的芯片开发,ChipAgents 自身也从单智能体系统演进为可端到端执行复杂工作流的多智能体系统。

培风图南在MOS-AK会议上展示国产EDA技术:沈忱博士报告全自动SPICE模型抽取工具,通过算法优化与流程自动化实现从器件特性到紧凑模型参数的高效提取,缩短建模周期,并分享其在全自动DTCO流程中的集成方案。
Siemens EDA IC 验证解决方案产品管理总监 Moses Satyasekaran 将于 9 月 8 日在 DVCon Taiwan 发表主题演讲,探讨智能体 AI 对设计与验证的影响。

Cadence资深副总裁滕晋庆在CadenceLIVE 2026上判断,AI EDA短期内有望让相同制程下设计相同芯片的时间缩短一半,但至少未来五年看不到AI独立生成可用芯片。

KLayout 0.30.12 的 macOS DMG 安装包已发布,提供 Sequoia(15.7)、Sonoma(14.8)和 Tahoe(26.6)三个系统版本,其中 Tahoe 版为 ARM64 原生。每个系统提供 3 至 5 个包,按标准、轻量、重量级及 MacPorts、Homebrew、Anaconda3 开发环境区分,均未代码签名或公证,需手动绕过 Gatekeeper。

Axiomise 的 Ashish Darbari 等人发文提出,数据通路验证的缺陷正从数值错误转向状态标志错误,即结果看似正确但异常标志缺失或误报。

西门子 EDA 阐述 AI 在 IC 签核中的定位:核心签核计算仍由确定性算法完成以保证结果可复现,AI 则用于外围任务。AI 已在三方面提升效率:验证作业的资源优化与实时监控、错误分组与优先级排序、跨团队错误分派协作。文中举例称一家领先 GPU 厂商借助 AI 驱动的可视化分析将验证时间缩短 50%,把数周工作压缩到数天。
CHIPS Alliance 在 2026 OCP 全球峰会上围绕 Caliptra 与 VeeR 项目安排了多场技术分享,覆盖硅信任根、设备身份、密钥分发、设计验证、流式启动、封装级完整性证明与可管理性。
2026 年 7 月,约 1200 个运行 OpenAI 网络安全基准的 AI 智能体通过共享包缓存互相通信,数百个自行组织分工,并获取 Hugging Face 系统远程代码执行权限、访问了本不属于该演练的私有仓库。
KLayout 发布 0.30.12 热修复版本,修复 Ruby PCell 导致的应用崩溃问题(#2434)。该版本紧随 8 月 23 日的 0.30.11,后者包含 Python API 整数范围检查、LEF/DEF 导入跳过重复 Macro、DRC 回归修复及实验性自定义 PCell 参数页支持等改动。

Synopsys 公布 2026 财年第三季度营收 24.77 亿美元,高于上年同期的 17.40 亿美元,GAAP 每股摊薄收益 2.84 美元、非 GAAP 每股收益 3.91 美元,均超出此前指引上限。
芯华章凭借形式验证平台穹瀚GalaxFV与穹鹏GalaxEC-HEC,在ICDIA 2026强芯奖TOP100“AI芯擎奖”榜单中成为唯一入选的EDA工具企业。
YosysHQ 作为 OSS CAD suite 与 Tabby CAD suite 的维护方发布临时 LLM 政策,要求不要向其 GitHub 项目提交包含 LLM 生成代码的 PR,并称当前不支持使用 LLM。

UCIe 联盟在 FMS 2026 上介绍了 UCIe 3.0 规范,其赞助专场由 Intel 的 Gerald Pasdast 主讲,梳理 UCIe 三代演进并说明 3.0 如何推进开放标准化的 die-to-die 互连。
概伦电子以“一图读懂”形式披露2026年半年报,展示其业务覆盖SPICE模型与基带/射频建模、PDK开发验证、标准单元库特征化、光刻工艺建模仿真、电路设计与仿真、SoC时序分析、基础与接口IP,以及半导体参数测试和低频噪声测试等环节。图中列出的工具包括BSIMProPlus、MeQLab、NanoSpice系列、NanoDesigner、NanoCell、FS-Pro与9812E等。
中胤时尚8月24日盘后公告,拟以2.49亿元收购英诺达不超过33.65%股权,持股比例将由约6.38%升至不超过40.03%,英诺达仍不纳入合并报表。英诺达以自研EDA工具为主,构建硬件验证云平台、自研EDA软件与IC设计服务业务,2025年营收1.00亿元、净利润-2788.50万元,2026年上半年营收6525.41万元、净利润90.09万元。
总部位于苏黎世的芯片设计 AI 智能体初创公司 Chipmind 宣布赞助 DVCon Europe 2026 最佳论文奖,会议于 11 月 17–18 日在慕尼黑举行,为第 13 届。Chipmind 表示不会在会上宣布智能体取代现有方法学,而是希望与掌握方法学的工程师交流,并演示智能体运行仿真器、将改动以 RTL Canvas 评审形式带回。
KLayout 发布 0.30.11 版本,修复 Python API 整数范围检查与 MIN_INT 字符串反序列化问题,并解决 OASIS 错误信息中单元名跳过、DXF 零层重复生成等缺陷。该版本新增 LEF/DEF 导入跳过重复 Macro、选择框样式可视化“Select”与“Partial”,并实验性支持自定义 PCell 参数页。

随着半导体进入 sub-5 nm 节点,曲线型掩模特征使传统将碎片化位点与 EPE 锚点刚性耦合的 OPC 方法失效,团队被迫在掩模数据膨胀与 EPE 控制之间取舍。
芯华章科技研发副总裁刘军在中信证券第五届股权投资会议上表示,芯华章已布局智能设计和智能验证Agent,相关测试实现仿真效率7倍以上提升、自动化Debug效率10倍以上提升、自动化Formal验证效率提升70X。他提出可信EDA的核心是用确定性EDA工具对AI输出进行求证并形成可追溯证据链,以应对生成式AI提升代码效率后更重要的芯片设计验证需求。
Siemens EDA 设计验证技术高级副总裁兼总经理 Abhi Kolpekwar 将在 DVCon India 2026 的 Vision Talk 中探讨验证问题的变化,题为“The Future of Verification—One Path to Silicon Confidence”。

ChipAgents 提出,智能体 AI 正把芯片工程师的角色从编写者推向审阅者与架构师,工程师需像管理者一样写规格、拆解任务并协调多个专用智能体。芯片设计数据远少于公开代码库,且网表、波形、寄生参数等非文本表示需借助仿真、形式化、物理设计与时序工具解读,因此最强架构是基础模型语义推理与半导体专用工具、自动验证的结合。
ChipNexus 发布 NEX v5.67,新增第三方 MCP 服务器支持,可按活跃工作流动态加载并只启动所需服务器。用户自定义技能可直接作为斜杠命令调用并支持热重载,NEX.md 项目指令在会话中动态重读。该版本还加入后台作业管理与轮询、终止工具,并优化读取上限、原子编辑和轮询以减少 token 消耗。

AWS 介绍其最高级别支持服务 Unified Operations 如何面向在 AWS 上运行 EDA 负载的半导体公司提供专属团队支持。
DAC 2026 首次在长滩举办即超出预期,总注册人数达 5,059,其中全会议与工程 track 通行证 2,630 张、I LOVE DAC 通行证 1,594 张、参展商展位人员 835 人。

Siemens 在 Calibre 官方博客介绍 Calibre Vision AI 的 DRC 调试协作工作流,包括 Signal 状态跟踪、全局检查与单元过滤以及工作区保存导出。

广立微SemiAgent在8月20日南京举办的第六届集成电路设计创新会议暨应用展(ICDIA 2026)上获“2026强芯生态贡献奖”,该奖由中国集成电路设计创新联盟等联合主办,面向EDA、IP等产业链支撑环节。

Synopsys 公布其称为首款 3D PCIe 6.0 测试芯片的硅结果,该 5nm PHY 采用面对面堆叠封装,单通道 64 GT/s,八通道链路在 PAM4 信号下达到 128 GB/s,接收眼图满足标准的误码率要求。

Agnisys 发布 IDS-NoC,一款面向异构多核 SoC 的可扩展 NoC 互连 IP 生成方案,基于分组交换的分布式架构,可快速创建、配置并集成高性能互连网络。

UCIe 联盟通过标准化 die-to-die 互连推进面向汽车计算的开放 Chiplet 生态,其汽车工作组(AWG)负责把汽车需求转化为对 UCIe 演进的输入,而不重新定义规范或给出完整系统级方案。
Sigasi 将于今年 9 月携确定性 HDL 平台参加两场航天业活动:9 月 7–9 日与印度分销商 Muspark 一同出席班加罗尔航天博览会(BSX),9 月 16–17 日参加荷兰 ESA/ESTEC 的欧洲产业航天日。Sigasi Visual HDL 面向长生命周期 FPGA 与 ASIC 开发及混合语言代码库,强调在设计早期发现语义问题。

CHIPS Alliance 成员 Antmicro 为开源 I3C Core 实现了 Host Controller 支持,此前该核仅支持 Target 模式。